Electronique embarquée : Tendances générales Processeurs

Electronique embarquée : Tendances
générales
Processeurs comme composants
R. Grisel – Professeur des Universités – Université de Rouen
[email protected]
References
„ Textbook: Wolf, W., Computers as Components, Morgan
Kaufman, July 2002
„ Holt, J., UML for Systems Engineering, IEE, London, UK,
0852961057, 2001
„ Gortker, T., et al., System Design with SystemC, Kluwer,
1402070721, 2002
„ Douglas, B.P., Real-Time UML, Addison-Wesley, 0201325799,
1998
References (suite)
„ Czarnecki, K., Generative Programming, Addison-Wesley,
0201309777, 2000
„ Chang et al., Surviving the SOC Revolution, Kluwer,
0792386795, 1999
„ Keating, M., et al., Reuse Methodology Manual, 3rd Edition,
0792385586 (2nd), '02
„ Rashinkar, et al., System-on-a-chip Verification, Kluwer,
0792372794, 2001
Contexte
„ Les systèmes embarqués (voitures, téléphones cellulaires,
consoles de jeux, etc., ) sont de + en + complexes – Matériel
(CPU, DSP, ASIC), Logiciel (RTOS, GUI, MltMd), Protocoles de
contrôle, verification et simulation à tous les niveaux.
„ Conduite et contrôle du processus de conception implique : –
contraintes multiples, Disciplines, Langages, Standards,
Niveaux d’abstraction
Première partie:
“System on Chip” : complexité et challenges
Un exemple typique: Pocket PC
Ref: www.teardown.com, www.eet.com
Pocket PC: Block Diagram
Tendances technologiques
Ref: www.sia-online.org
Tendances technologiques: (Ref:
Item/Yr
2001
2005
public.itrs.net)
2010
2016
DRAM Half-Pitch
(nanometers)
130
80
45
22
DRAM Memory Size
(Gigabits)
0.5
2
8
64
DRAM Cost/Bit
(micro-cents)
7.70
1.90
0.34
0.04
Microprocessor Gate
(nanometers)
65
32
18
9
Microprocessor Speed
(GHz)
1.68
5.17
11.51
28.75
Tendances technoloiques:
Signification?
„ A la fin de la décennie (2010), le coût de la mémoire sera 1/20th
de celui d’aujourd’hui. Pour le même prix on aura 16 fois plus
soit aux environ de 8 Mo.
„ Structure: Les microprocessurs seront 10 fois plus rapides et
embarqueront ~16 fois plus de transistors, pour la même
surface, soit 200 M+.
Coût de conception
Ref: Computer, January 2002, pp. 42-53
„ Message important 2001 du planning technologique : Le coût
de conception est la plus grande menace à la continuation de la
croissance phénomènale du marché des semi-conducteurs.
„ Le coût estimé d’un PDA (SoC) était de 15M$ en 2001 au lieu
de 342 M$ si les innovations en technologies de conception
n’avaient pas eu lieu.
Les contraintes aujourd’hui
„ Le logiciel correspond à environ 80% du coût de développement
des systèmes embarqués.
„ Le coût du test s’accroît relativement au coût total de fabrication.
Les ingénieurs en charge de la vérification sont souvent deux
fois plus nombreux que les ingénieurs de
Les challenges en terme de complexité
“Aller de l’avant”
Deux types de complexité:
Silicium et Système
„ Silicium: Impact du facteur d’échelle, nouveaux matériaux,
composants, interconnexions. Ne peuvent pas forcément
sembler liés aux contraintes de conception mais :
Synchronisation des horloges, consommation d’énergie dans
les horloges, conception pour “réutilisation” et adaptation au
procédé de fabrication.
„ Système : Slide suivante. Objet du cours
Contraintes de complexité des systèmes
Se réfère à l’aumentation exponentielle du nombre de transistors
permis par des technologies plus fines et tiré par la demande
commerciale pour plus de fonctionalités, moins cher, et avec un
temps de mise sur le marché plus court.
Challenges: Réutilisation, Test & Verification, Optimisation en
fonction du coût, Conception logicielle des systèmes
embarqués, plateformes d’implantation fiables, contrôle du
procédé de conception.
Pereception méthodologique pour contourner la
complexité
„
„
„
„
„
„
„
„
Exploiter la réutilisation
Faire évoluer les DT (Design Technology) rapidement
Eviter les itérations
Remplacer la vérification par la prévention (prédiction)
Améliorer la prédictabilité
Gérer l’orthogonalité (Beh/Arch, Comp/Comm)
Etendre le but des DT (SW-HW-AMS,Die-Brd)
Unifier divers sous-thèmes des DT
Méthodologie “actuelle” à 130 nm
Méthodologie de demain à 50 nM
Quatre challenges croisés
„ Productivité: Doit aller plus vite que le Silicium
Réutilisation, Conception sur plate-formes, codesign SW-HW,
automatisation, verification formelle, .. Un des objectifs
Consommation: Gestion de la consommation (tensions et courants) –
conception synchrone, effets thermiques, Faible puissance
Intégration “manufacturière”
Interférences: Intégration RF et AMS, SI
Tolérance aux erreurs : doit s’améliorer, amélioration de la
“robustesse”, adaptativité et apprentissage pour les systèmes logiciels
sur la tolérance des fautes
„
„
„
„
„
Première partie (suite)
Formalisme pour la conception des systèmes
Caractéristiques des Applications embarquées
(Embedded Computing Applications)
„ Complexité des algorithmes: Annulation d’écho, Viterbi
„ Interface utilisateur: Navigateur GP
„ Temps réel: Ne pas manquer les deadlines” (échéances) pour
„
„
„
„
une impression
Multi-format: Audio et Video pour le Multimedia
Coûts de fabrication: Choix des composants
Consommation: Mobilité, effets thermiques
Echéances rapprochées et équipes réduites
Microprocesseurs : Quelle utilisation?
Système numérique: FPGA, ASIC, MPU, MCU. Pourquoi préférer
MPU/MCU?
Deux réponses possibles:
„ Moyen efficace d’implémenter un système numérique
„ Plus facile de concevoir avec des familles ayant un jeu de
possibilités différentes (et des prix différents aussi)
Challenges pour la conception des
systèmes embarqués
„ Que faut il en matériel (HW) : Vitesse et Prix ?
„ Comment répondre aux contraintes : Matériel plus rapide –
vitesse plus élevée & consommation aussi; la mémoire peut être
limitée.
„ Comment réduire la consommation: unités mobiles
„ Comment réutiliser une plateforme matérielle pour d’autres produits :
(SW) logiciel avec nouvelles fonctions, (HW) change
„ Est ce que cela fonctionne dans toutes les conditions (on verra
l’exemple de PathFinder) : Fiabilité, Sureté, Fixer les “bugs” avant de
mettre en série.
Challenges concernant les SoC (System-on-aChip)
SoC: MPU/MCU est un bloc parmi d’autres. L’émulation du
système en avance n’est plus nécessaire
„ Complexité du test: SW peut très bien ne pas s’adapter à l’HW
choisi. Il faut des modèles efficaces.
„ L’accès est limité: 1000 broches pour un circuit de 10 M de
transistors. Pas de trace pas à pas dans un système temps réel.
Analyse de signature du bus uniquement.
„ Environnement de développement réduit: basé sur un PC pour
le débogguage – avec des paramètres limités et décalés. Il faut
intéger la vérification dans le système.
Procédé de conception du système embarqué
„ Exigences: Fonctionnelles (caractéristiques et protocoles) et non-
„
„
„
„
fonctionnelles (performance, coût, taille, & consommation). Validation des
exigences
Spécifications: Plus précises. Contractualisation entre le client et le
concepteur. Hypothèses pour le test
Conception de l’architecture: lien SW-HW. Modélisation des
performances. Nécessité du “Co-design”.
Conception des composants: SW & HW. IP, FPGA, Réutilisation.
Intégration du système : Coûteuse pour résoudre les erreurs. Intégrer,
déboguer et tester.
Procédé de conception du système embarqué
Autres axes:
„ Bottom-up ou Top-down
„ Buts de la conception: Coût de fabrication, Performances,
Temps réel, consommation réduite, Interface utilisateur
„ Tâches: Analyse, conception, amélioeation et vérification de
chaque module par soi-même et par les autres, abstraction si
possible jusqu’à l’implémentation.