Conception avec les familles Xilinx™ Série-7

Descriptif de Formation - Ref:004870A - 11/02/2017
Conception avec les familles Xilinx™ Série-7
2 jours
Zynq™ All Programmable SoC : Architecture Système
OBJECTIFS
Apprendre à utiliser efficacement l’architecture des FPGAs
Xilinx Serie-7 (Artix-7, Kintex-7, Virtex-7).
PARTENAIRES
Maîtriser la structure des CLB et des différents types
de slice.
Maîtriser les ressources d’horloges (MCMM, PLL mais
aussi horloges globales, horizontales, régionales et
d’IO).
Concevoir efficacement avec les blocs mémoires/FiFo
et les blocs DSP.
Utiliser efficacement les blocs d’Entrées/Sorties
notamment avec les blocs SERDES.
Connaître les contrôleurs mémoires.
Techniques de codage VHDL appropriées.
Introduction sur les ressources matériels intégrées
(Multi-Gigabit Transceivers, PCI-e, et Convertisseur
PRÉREQUIS
Connaissances basiques des architectures de FPGA
Une première expérience réussi d’une conception d’un FPGA à
base de VHDL
analogique/numérique)
CONFIGURATIONS
FORMATIONS CONNEXES
Configuration logicielle :
Xilinx Vivado™ Logic Edition 2014.3
Synthèse logique et simulation VHDL pour Conception de
Configuration matérielle :
FPGA Xilinx™
Vivado™ Design Suite pour utilisateurs ISE® Project Navigator
Ordinateur récent (i5 ou i7)
Vivado™ Design Suite : XDC avancé et analyse statique de
Windows XP ou 7
timing pour utilisateurs ISE®
Minimum 4Go de mémoire vive
Vivado™ Design Suite : Analyse statique de timing (STA) et
Résolution d'affichage minimum 1024x768
Xilinx Design Constraints (XDC)
Pour les formations sur site, prévoir un vidéo projecteur
Exercice
CHAPITRES
Blocs DSP
Exercice
1ER JOUR
2ÈME JOUR
Introduction sur la famille Serie-7
Structures du CLB et des Slices
Exercice
Ressources Mémoire
Blocs d’Entrées/Sorties
Exercice
Ressources d’horloge et de gestion d’horloges
Exercice
MVD Training - 106 avenue des guis - 31830 Plaisance du Touch - France
Tel : +33 (0) 5 62 13 52 32 - Fax : +33 (0) 5 61 06 72 60 - www.mvd-training.com
SIRET : 510 766 066 00029 - Identifiant TVA : FR 74510766066 - NAF : 8559A
Déclaration d’activité enregistrée sous le n° 73 3105366 31 auprès du Préfet de région de Midi-Pyrénées
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Descriptif de Formation - Ref:004870A - 11/02/2017
Contrôleurs mémoire
Introduction aux ressources dédiées (MGT, PCI-e et XADC)
Techniques de codage
NOTES
Les supports de cours seront fournis sur papier à chaque participant pendant la formation.
CONTACT
Tel : 05 62 13 52 32
Fax : 05 61 06 72 60
[email protected]
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