formation au langage vhdl - Réseau Régional des Electroniciens d

 Délégation Alsace ‐ FORMATION PERMANENTE FORMATION AU LANGAGE VHDL
Déroulement de la formation Objectifs Formation destinée à des ingénieurs ou assistant‐  Durée de 4 jours incluant 9TPs et 2 projets ingénieur en électronique numérique qui souhaitent  Présentation Powerpoint (6 sessions de 1h30) découvrir la programmation de FPGAs Xilinx  Mise en pratique des nouvelles notions sur une  Connaitre l’intérêt et les performances des FPGAs carte FPGA  Maîtriser la syntaxe et la sémantique du VHDL  Maximum 12 personnes (6 binômes)  Maîtriser la conception VHDL avec l’outil ISE  Savoir simuler une description avec Isim (testench) Pré‐requis Matériel requis (pour formation en intra)  Bonnes notions en informatique et électronique Un ordinateur par binôme équipé de Windows XP : numérique  Intel Core 2 de préférence  Notions d’algèbre de Boole  1Go de mémoire vive (minimum) Matériel mis à disposition Documentation En début de stage trois documents sont fournis :  6 cartes FPGA‐USB (Spartan3A‐400) munies de 4  Un cours de VHDL incluant de nombreux exemples convertisseurs et d’un générateur de signaux  Un memo de 10 pages contenant l’essentiel du  6 oscilloscopes (Tektronix) VHDL  DVDs pour installer ISE et Modelsim (version libre)  Un cahier de TPs Programme JOUR 1
I. INTRODUCTION A. Le cœur du FPGA B. C. B. Les types 1. Les types scalaires 1. Rappel sur les fonctions logiques 2. Les types composites 2. Les éléments logiques standards 3. Les classes 3. La configuration du FPGA TP2 : SYNTHETISER UN DECODEUR BINAIRE Xilinx, FPGA connecté au monde extérieur C. Les fonctions et opérations de base 1. Les « pins » d’un FPGA 1. Les attributs 2. Le fichier de contraintes UCF 2. Les opérateurs standards 3. Quelques fonctions de base La modélisation d’un système numérique 1. Les différents types de modèles 2. Le flot de conception Xilinx TP1 : CREATION ET SYNTHESE D’UN PROJET ISE III. LOGIQUE SEQUENTIELLE ET COMBINATOIRE A. Description combinatoire II. LA BASE DE LA SYNTAXE VHDL A. Structure d’une description VHDL 1. Les règles d’écriture 2. Le couple entité – architecture 3. Les bibliothèques 1. Les instructions concurrentes 2. Gestion des conflits sur un bus partagé TP3 : REALISER UN CIRCUIT COMBINATOIRE UTILISANT PLUSIEURS FONCTIONS DE BASE CNRS – Formation Permanente – http://www.alsace.cnrs.fr/fpdel/ Tel. Centre de Formation: 03.88.10.65.16 – Tel. Formateur VHDL: 01.47.40.21.03 Délégation Alsace ‐ FORMATION PERMANENTE JOUR 2
B. Description comportementale IV. VHDL LANGAGE MODULAIRE ET REUTILISABLE 1. Présentation d’un processus A. Les composants 2. Les instructions séquentielles 1. Déclaration et instanciation C. Deux exemples fondamentaux 2. La généricité D. Quelques pièges à éviter 3. Les IPs (IPs Cores Xilinx, Opencores) TP4 : REALISER UN GENERATEUR D’HORLOGE A PARTIR D’UN COMPTEUR 10BITS TP5 : REALISER UN GENERATEUR D’HORLOGE GENERIQUE UTILISANT UNE DCM COMME HORLOGE DE REFERENCE B. Les sous‐programmes C. Les packages TP6 : AJOUT D’UN SOUS‐PROGRAMME AU TP5 ET MISE EN PACKAGE DE L’ENSEMBLE JOUR 3
VI. LES MACHINES D’ETATS Le concept d’un banc de test (testbench) A. La machine à états finis 1. B. Transcription VHDL d’une machine d’état C. Méthode pour décrire un séquenceur V. LA SIMULATION A. La structure d’un banc de test 2. classe, types et attributs dédiés à la simulation 3. B. C. Instanciation du module de test (UUT) Les instructions dédiées à la simulation 1. Les instructions concurrentes 2. Les instructions séquentielles Tester un module TP9: REALISER UNE MACHINE D’ETAT (PROGRAMMATION D’UN COMPOSANT SPI) 1. Test d’un module combinatoire 2. Test d’un module séquentiel TP7 : REALISER UN TESTBENCH POUR SIMULER LE TP4 TP8 : REALISER UN GENERATEUR DE SIGNAUX (TRIANGLE & SINUSOIDE), LE SIMULER PUIS LE TESTER JOUR 4
Le quatrième jour permet de consolider les connaissances acquises grâce à des projets. Chaque binôme peut choisir 2 projets au choix. PROJET 1 : Réaliser et simuler un corrélateur paramétrable (retard et nombre de sommations programmable, voies interchangeables, élévation au carré…) PROJET 2 : Réaliser et tester une FFT (1024 points) à l’aide de l’IP Xilinx FFT PROJET 3 : Réaliser et tester plusieurs filtres FIR à l’aide de l’IP Xilinx FIR PROJET 4 : Asservissement Proportionnel‐Intégral en vitesse d’un moteur à courant continu (2 cartes avec moteur) D’autres projets peuvent être développés en fonction des demandes…
CNRS – Formation Permanente – http://www.alsace.cnrs.fr/fpdel/ Tel. Centre de Formation: 03.88.10.65.16 – Tel. Formateur VHDL: 01.47.40.21.03