Les registres à décalage

COURS
Les registres à décalage
Sect° 1381
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1. Présentation
La fonction REGISTRE A DECALAGE est rencontrée
principalement dans les applications de:
• transmission de données numériques sur de longues
distances,
•
•
génération de retard sur des signaux logiques ou
numériques,
2.2. Mise en cascade de registres à
décalage
L'association de registres à décalage en cascade est
utilisée dans le but de réaliser des décalages sur des
mots binaires plus longs. Par exemple, la cascade de 2
registres à décalage 8 bits fournit un registre à décalage
16 bits.
Il suffit alors de connecter la sortie série de l’un des
deux registres sur l’entrée série de l’autre.
calcul numérique binaire
2. Fonctionnalités
2.1. Mode d’entrée/ sortie
Tous les registres à décalage dispose au moins de
• une entrée série,
• une sortie série.
Ils peuvent aussi proposer des entrées parallèles et
des sorties parallèles. C’est la présence ou non de ces
entrées / sorties parallèles qui définit l’appellation du
registre à décalage :
ou une combinaison de ces différents types, le
modèle ne dépendant que des broches qui sont
disponibles sur le boîtier circuit intégré.
Entrée série
Sortie série
Entrée parallèle
Sortie série
SRG 8
C1/→
Entrée série
Sortie parallèle
SRG 8
C1/→
SRG 8
C1/→
C2
1D
1D
2D
2D
Retard
Sérialisation
Entrée parallèle
Sortie parallèle
SRG 8
C1/→
C2
1D
Désérialisation
1D
2D
2D
Multiplication binaire
COURS-SEQ-REGISTRE-A-DECALAGE.I1381.V101.DOC - 26 OCT. 04 - RÉV. 4
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Les registres à décalage
Sect° 1381
Pour chacun des registres à décalage ci-dessous:
• décrire le rôle des différentes entrées et sorties d’après
la norme de symbolisation logique IEC;
• déterminer les niveaux à appliquer sur les entrées de
contrôle afin d’utiliser la fonction Décalage;
• tracer les chronogrammes correspondants aux
différentes sorties.
3.1. Registre à décalage 8 bits entrées
parallèle / sortie série + 3 parallèles
⇒
1
0
0
1
1
0
1
0
11
4014
SRG8
7
1,2D
1,2D
6
1,2D
Top 1 : b9-M1 actif, les entrées 1,2D sont activées
sur front de b10-C2
⇒ les données présentes sur les entrées
7, 6, 5, 4, 13, 14, 15, 1 sont verrouillées dans
les bascules D respectivement q0 à q7. Seules
les sorties Q5 à Q7 sont disponibles sur le CI
⇒ « chargement parallèle ».
Top 2 : b9-M1 non actif, l’entrées 1 ,2D est activée
sur front de b10-C2
⇒ les données présentes dans q0 à q6 sont
décalées dans q1 à q7 ( 1 →)
⇒ la donnée q7 est décalée dans « rien »
donc perdue
⇒ la donnée présente sur l’entrée b11 est
verrouillée dans q0
⇒ « décalage » des données vers le bas.
C2 / 1→
M1
9
5
4
Tops … b9-M1 non actif : décalages successifs.
13
14
2
15
12
1
3
VSS: 8
VDD: 16
b10
b9
b11
b2
b12
b3
C lk
q0
q1
q2
q3
q4
Q5
Q6
Q7
b2
b12
b3
1
2
3
2/3
Description du cycle :
3. Registres à décalage intégrés
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Sect° 1381
3.2. Registre à décalage universel 4 bits
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Déterminer les connexions nécessaires afin mettre en
œuvre une cascade pour un décalage à gauche sur 8
bits.
40194
SRG4
C4 / 1→ / 2←
9
0
‘1’ 10
1
1
}
M
0
3
R
2
1,4D
3
3,4D
15
0
4
3,4D
14
0
5
3,4D
13
1
6
3,4D
12
2,4D
VSS: 8
VDD: 16
11
40194
SRG4
C4 / 1→ / 2←
9
0
10
1
1
R
}
M
b11
b9
b7H
b13L
b12L
b13H
b12H
q0L
b15
q1L
b14
q2L
b13
q3L
b12
q0H b15
q1H b14
q2H b13
q3H b12
1
2
3
4
5
6
7
8
9
10
11
12
‘H’
0
3
2
1,4D
1
3
3,4D
15
0
4
3,4D
14
0
5
3,4D
13
1
6
3,4D
12
⇒
7
2,4D
VSS: 8
C lk
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‘L’
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