Conception de circuits numériques et architecture des

Conception de circuits numériques
et architecture des ordinateurs
Frédéric Pétrot et Sébastien Viardot
Année universitaire 2011-2012
Conception de circuits numériques et architecture des ordinateurs
Structure du cours
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
Codage des nombres en base 2, logique booléenne,
circuits combinatoires
Optimisation combinatoire, circuits séquentiels
Circuits séquentiels, suite
Construction circuits complexes
Machines à état
Synthèse de circuits PC/PO
Optimisation de circuits PC/PO
Conception de circuits élémentaires CMOS
Micro-architecture et fonctionnement des mémoires
Interprétation d'instructions
Interprétation d'instructions
Introduction aux caches
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Conception de circuits numériques et architecture des ordinateurs
Plan
Plan détaillé du cours d'aujourd'hui
1
Conception de portes CMOS
Introduction
Logique CMOS
Dessin de masques 3 / 21
Conception de circuits numériques et architecture des ordinateurs
Conception de portes CMOS
Plan
1
Conception de portes CMOS
Introduction
Logique CMOS
Dessin de masques 4 / 21
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Conception de portes CMOS
Introduction
Introduction
CMOS : Complementary Metal Oxyde Semiconductor
Pourquoi le CMOS :
pas de polarisation pour le fonctionnement
dimension très petites, ≤ 0.5µm2
comportement du transistor (au 1er ordre) très simple
fabrication très bien maîtrisée (rendement très bon)
integration de plus de 109 en quelques dizaines de mm2
evaluation de fonction simples en 50 × 10−12 secondes
⇒ CMOS : technologie numérique hégémonique
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Conception de portes CMOS
Logique CMOS
Vue logique des transistors MOS
Schémas utilisés pour la conception logique :
PMOS
S
G
S
G=1
NMOS
S
G=0
D
D
D
D
D
D
G
G=0
S
G=1
S
S
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Conception de portes CMOS
Logique CMOS
Éléments parasites
Un transistor n'est pas un interrupteur !
Au second ordre :
Cin : capacité de grille, resistance
D
d'entrée ∞
Ron : resistance transistor fermé,
G
Ron
résistance ouvert ∞
Cin
causes de la non-instantanéité des
S
transitions
Résistance PMOS 2.5× celle du NMOS de géométrie équivalent
Nous ignorons les parasites dans la suite
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Conception de portes CMOS
Logique CMOS
Règles électriques
NMOS : bonne transmission de 0, mauvaise transmission de 1 (1− )
PMOS : bonne transmission de 1, mauvaise transmission de 0 (0+ )
NMOS connectables en série (max 4 ou 5)
PMOS connectables en série (max 4 ou 5)
interdiction de connecter en série un NMOS et un PMOS
1− utilisable sur une grille NMOS si sa source est connectée à 0
0+ utilisable sur une grille PMOS si sa source est connectée à 1
Comportement vérié par simulation électrique (Spice)
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Conception de portes CMOS
Logique CMOS
Principe de la construction de portes complémentaires
Sortie toujours positionnée
VDD : alimentation (≈ 1.2 Volts)
VSS : ground
Up
network
PMOS
Down
network
NMOS
x0 , x1 , xi , . . .
VDD
VSS
Réseau haut (up) : connecte la
sortie à VDD
composé exclusivement de
PMOS
calcule les 1 de f (xi )
déconnecte la sortie sinon
Réseau bas (down) : connecte la
sortie à VSS
f (xi )
composé exclusivement de
NMOS
calcule les 0 de f (xi )
déconnecte la sortie sinon
Bon pour le calcul des fonctions
inverseuses
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Conception de portes CMOS
Logique CMOS
Exemple : l'inverseur f = x
vdd
x
Entrée à 0 : réseau P fermé,
réseau N ouvert 1
Entrée à 1 : réseau P ouvert,
réseau N fermé 0
Pas de chemin fermé entre
VDD et VSS
x
vss
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Conception de portes CMOS
Logique CMOS
Porte Nand : f = a · b
vdd
a
b
ab
Mise à 0 : ssi les 2 NMOS sont
passant
Mise à 1 : si au moins 1 PMOS est
passant
vss
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Logique CMOS
Généralisation
NMOS : entrée à x, PMOS entrée à x
transistors en parallèle : 1 entrée active sut
sorte de or
transistors en série : n entrées actives nécéssaires
sorte de and
connexion de parties série/parallèle
réalise des combinaisons de or et and.
reseaux N et P duaux :
si NMOS en parallèle, PMOS correspondants en série
si NMOS en série, PMOS correspondants en parallèle
Construire le réseau NMOS pour calculer les 0 de f (xi ) :
identier les chemins série et parallèle
construire le réseau PMOS par dualité
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Logique CMOS
Exemple : retenue de l'addition
f (a, b, c) = ab + bc + ac
On cherche les 0 en fonction des xi pour NMOS
On cherche les 1 en fonction des xi pour PMOS
z = ab + bc + ac
and : mise en série 2 à 2 de 6 transistors d'entrée
a et b, b et c, a et c
or : mise en parallèle des 3 réseaux série
z = (a + b) · (b + c) · (a + c)
or : mise en parallèle 2 à 2 de 6 transistors d'entrée
a et b, b et c, a et c
and : mise en série des 3 réseaux parallèles
Optimisation : z = a(b + c) + bc et z = a(b + c) + bc
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Logique CMOS
Transistor et porte de passage
in
out
entrée sur source du transistor
⇐ pas de connexion aux alims !
perte de la tension de seuil
marge de bruit réduite
consommation parasite car transistor
suivant mal bloqué
porte de passage : conserve la marge
de bruit, mais fournit un courant lié à
la porte en amont
cmd
in
out
cmd
cmd
in
out
cmd
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Conception de portes CMOS
Logique CMOS
Exemple : portes statiques à pass transistors
a
x
type de circuiterie assez courant
x =a⊕b
y=a⊕b
b
a
b
y
inverseur de sortie obligatoire pour
restaurer le niveau de sortie
plus délicate à dimensionner pour
les technologies récentes
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Conception de portes CMOS
Dessin de masques Masques : vue physique du circuit intégré
Traduction du schéma en géométrie implantable sur Silicium 1 .
procédé de photo-lithographie
1 circuit : une quinzaine de masques (sorte de pochoirs)
une trentaine d'étapes technologiques
coût du jeu de masques pour circuit avancé : 1 Me à 1,5 Me
rentable uniquement si production de masse
1.
cf.
article Circuits intégrés , Encyclopaedia Universalis :
http://www.universalis.fr/encyclopedie/C050038/CIRCUITS_INTEGRES.htm
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Conception de portes CMOS
Dessin de masques Masques : vue générale
Vue en plan :
métal1
contact poly/métal1
contact diffusion N/métal1
métal2
polysilicium
transistor NMOS
transistor PMOS
contract métal1/métal2
contact diffusion P/métal1
Coupes au tableau
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Conception de portes CMOS
Dessin de masques Masques : focalisation sur le transistor
W
L
L
W
longueur du canal du transistor
taille minimale dénie le n÷ud technologique
par ex 65nm (prod) ou 32nm (labo), 12nm (40
atomes SiO2 )
largeur, déni la quantité de courant passant pour un
L donnée
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Conception de portes CMOS
Dessin de masques Masques : exemple de l'inverseur
vdd
i
nq
vss
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Conception de portes CMOS
Dessin de masques Masques : règles technologiques et de dessin
transistor de L minimale essentiellement
W dépend de la charge et du schéma (simulations électriques)
transistor et poly plutôt verticaux
métal1 horizontal ou vertical
métal2 vertical
règles pour :
un bon rendement
être utilisable par les outils
Exemples
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Conception de portes CMOS
Dessin de masques Masques : analyse
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