Architectures logicielles et matérielles TD 4

Université Grenoble Alpes
L3 Informatique
Année 2016-2017
Architectures logicielles et matérielles
TD 4
Nous souhaitons concevoir un circuit séquentiel sous la forme d'une machine de Moore qui
possède une unique entrée A sur laquelle arrive des séquences de bits, et une unique sortie S
qui vaut 1 à tout moment seulement si (depuis la mise en fonctionnement ou le dernier reset)
un nombre impair de 0 et un nombre impair de 1 ont été lus (sinon elle vaut 0).
Nous allons prévoir 4 états PP, PI, IP, II, qui symbolisent respectivement :
- un nombre pair de 0 et un nombre pair de 1 ont été lus jusqu'ici
- un nombre pair de 0 et un nombre impair de 1 ont été lus jusqu'ici
- un nombre impair de 0 et un nombre pair de 1 ont été lus jusqu'ici
- un nombre impair de 0 et un nombre impair de 1 ont été lus jusqu'ici
1) Donner le graphe de transition de cette machine.
Quel est l'état initial ?
Où se produisent les affectations de la sortie S ? avec quelles valeurs ?
2) Par quelle suite d'états va passer cette machine si la séquence 00101101 est envoyée sur
son entrée A ? En produisant quelle séquence de sortie ?
3) Tracer les tables de transition et de sortie de cette machine.
4) En supposant qu'on choisit le codage suivant pour l'état :
PP = 00
PI = 01
IP = 10
II = 11
Réaliser la synthèse logique du circuit correspondant. Dessiner ce circuit.
5) Réaliser la synthèse logique du circuit correspondant au codage One Hot pour lequel les
états sont considérés dans l'ordre PP, PI, IP, II.