Montages à FET

Composants de l'électronique
Montages à FET
C. Koeniguer 2008/2009
1ère année IFIPS
Département Electronique
2008-2009
Cédric KOENIGUER
Composants de l'électronique
1
I. Montages analogiques
1. Amplificateurs
uniquement à base d'un unique transistor
transistor : 3 broches
quadripôle : 4 broches
1 potentiel commun ⇒ 3 familles de montages
a) Montage inverseur : source commune
E
Av = −
RD
D
G
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Ve
g m RD
1 + g m RS
Z out = RD
S
RS
Vout
Z in = ∞
Améliorations : découplage de RS
⇒ augmentation du gain
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I. Montages analogiques
1. Amplificateurs
b) Montage non inverseur : grille commune
E
RD
S
Ve
RS
D
G
Vout
Av = g m RD
Z out = RD
RS
Z in =
1 + g m RS
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⇒ mauvaise impédance d'entrée et de sortie : peu utilisé
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I. Montages analogiques
1. Amplificateurs
c) Montage suiveur : drain commun
E
RD
RS
RS
Z out =
1 + g m RS
Z in = ∞
D
G
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Ve
g m RS
1 + g m RS
Av =
S
Vout
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I. Montages analogiques
2. Résistance commandée
D
RDS
G
S
RDS ON
=
VGS
−1
VT
Vc
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Applications : contrôle automatique de gain (TP2).
On fait varier une résistance en fonction d'une tension : on peut donc
contrôler un gain à l'aide d'une tension.
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I. Montages analogiques
3. Commutation
Pour un NMOS :
VGS < VT : IDS = 0 : interrupteur ouvert
VGS > VT : IDS ≠ 0 : interrupteur fermé, caractérisé par RDS ON
⇒ il faut privilégier un RDS ON faible pour minimiser les pertes
circuit
D
G
S
Vc
Problème éventuel : RDS dépend du potentiel de
source, et donc du montage ...
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circuit
RDS
VS
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I. Montages analogiques
3. Commutation : améliorations et applications
Interrupteur à CMOS
VC
VC
RDS
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RDS équivalent
Applications :
- interrupteur (électronique
de puissance)
- Multiplexage (Electronique
numérique)
- CAN
...
VS
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II. Montages numériques
1.Inverseur CMOS
IDS
VDD
-VDD -VT
-VDD
VT
Ve
VS
Ve=0 :
VGSn= 0 <VT ⇒ NMOS bloqué
VGSp= -VDD<-VT ⇒ PMOS passant
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VGS
Ve=VDD :
VGSn= VDD >VT⇒ NMOS passant
VGSp= 0 > -VT ⇒ PMOS bloqué
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VS=VDD
VS=0
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II. Montages numériques
2. Porte NAND
E
a
b
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Vs
Porte NAND
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II. Montages numériques
3. Méthode de synthèse : action d'un unique MOS
VDD
S
a
a
S
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a=VDD ⇒ S=0(= VDD)
a=0 ⇒ S= ?
S= a pour l'entrée à l'état haut
(inactif pour l'entrée à l'état bas)
a=0 ⇒ S=VDD (= 0)
a=VDD ⇒ S= ?
S= a pour l'entrée à l'état bas
(inactif pour l'entrée à l'état haut)
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II. Montages numériques
3. Méthode de synthèse : associations en //
VDD
S
a
b
a
b
S
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a=VDD ou b=VDD ⇒ S=0(= VDD)
a=0 ou b=0 ⇒ S=VDD (= 0)
a=0 et b=0 ⇒ S= ?
a=VDDet b=VDD ⇒ S= ?
S=a+b pour les entrées à l'état haut
(inactif pour les entrées à l'état bas)
S=a+b pour les entrées à l'état bas
(inactif pour les entrées à l'état haut)
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II. Montages numériques
3. Méthode de synthèse : associations en série
S
VDD
b
b
a
a
S
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a=VDD et b=VDD ⇒ S=0(= VDD)
a=0 et b=0 ⇒ S=VDD (= 0)
a=0 ou b=0 ⇒ S= ?
a=VDDou b=VDD ⇒ S= ?
S=a . b pour les entrées à l'état haut
(inactif pour les entrées à l'état bas)
S=a .b pour les entrées à l'état bas
(inactif pour les entrées à l'état haut)
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II. Montages numériques
3. Méthode de synthèse : principe
Bloc N :
• actif aux entrées à 1
• inactif aux entrées à 0
• sortie : réalise la valeur 0 en fonction
des entrées (à l'état haut)
s=f( a, b,...)
Bloc P :
• actif aux entrées à 0
• inactif aux entrées à 1
• sortie : réalise la valeur 1
en fonction des entrées
complémentées (état bas) :
s=f(a,b,...)
Pour synthétiser une fonction f(a,b,...):
1. Deux blocs complémentaires (CMOS) :
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•
•
type N : permet de réagir aux entrées à 1 et de fournir 0
type P : permet de réagir aux entrées à 0 et de fournir 1
2. Ecrire la fonction f sous la forme :
•
f(a,b,...)=g(a, b, ...) ⇒ synthèse du bloc P
•
f(a,b,...)=h(a, b, ...) ⇒ synthèse du bloc N
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II. Montages numériques
g(a,b)= a + b
mise en //
VDD
Bl
oc
P
3. méthode de synthèse : Exemples
a
Porte NAND :
f(a,b)= a . b
b
Vs
oc
Bl
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N
h(a,b)= a . b
mise en série
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II. Montages numériques
4. Réalisation d'un état haute impédance
Problématique :
communication entre différents
périphériques via bus
dispo
1
dispo
2
dispo
n
dispo
3
communication entre dispo 1 et 3 : échanges de 0 (0V) ou 1(VDD)
dispo 2 et n : ni à 0 V ni à 5 V ⇒ déconnecté du bus : état haute impédance
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solution : on isole le circuit logique du bus via un interrupteur CMOS, en
validant la liaison à l'une d'une variable de commande c
dernier
étage
CMOS du
dispo
c
Bloc P
c
bus
c
Bloc N
OU
dispo
2
bus
c
Rem : les bus externes utilisent d'autres méthodes sans
avoir besoin d'une commande supplémentaire
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