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Département Réseau et Télécom - 1ère Année- TD 1 Bis Architecture des ordinateurs TD 1 Bis: Architecture des ordinateurs Damien Martin-Guillerez IUT de Saint-Malo 18 Décembre 2007 Dans ce TD, on regarde les propriétés de la machine suivante (http ://www.materiel.net/ctl/PC de bureau/27063Live Vista.html) : - AMD Athlon 64 X2 4000+ cadencée à 2,1Ghz (alignement à l’octet avec un espace d’adressage de 64bits). FSB 1Ghz. - 256 Ko de cache L1, 1 Mo de cache L2 - On considèrera les caches comme des caches 4-associatifs avec politique de remplacement LRU et association par poids faible. Avec des lignes de 32 mots de 64 bits. - PCI Express 8x (slot 16x), PCI Express 1x, PCI, S-ATA/II - RAM 1Go DDR2 cadencée à 166Mhz (multiplicateur : x4). Temps conseillé : entre 30 et 40 minutes. I Question 1 Identifiez les différents composants de la carte mère (photo ci-jointe) : I Question 2 Calculez les taux de transferts des différents bus : 1 Département Réseau et Télécom - 1ère Année- TD 1 Bis Largeur du bus (bits) Fréquence du bus (Mhz) Taux de transfert (Mo/s) RAM DDR2 64 166 PCI 32 66 PCI Express 1x 8 313 Architecture des ordinateurs PCI-Express 8x 64 313 IDE 16 66 S-ATA II 16 150 I Question 3 Quelle est la taille de l’espace mémoire maximum que cet ordinateur peut adresser ? I Question 4 Combien y a-t-il de lignes dans le cache L1 ? de blocs associatifs ? I Question 5 Dans quelles blocs du cache peut-on trouver les blocs suivants : Adresse décimale Adresse hexadécimale Numéro de bloc décimal Numéro de bloc hexadécimal 0 00000000h 256 00000100h 512 00000200h 4096 00001000h 65536 00010000h 65792 00010100h 66048 00010200h 68096 00010A00h I Question 6 Les deux premiers blocs de la cache L1 sont remplis comme suit : Bloc 0 Bloc 1 Numéro de ligne Adresse Compteur Adresse Compteur Numéro de ligne 0 08020000h 1 0 08020100h 1 1 08030000h 0 1 08030100h 0 2 08010000h 2 2 08010100h 2 3 08000000h 3 3 08000100h 3 Les lignes d’adresses suivantes sont lues dans l’ordre : 08040000h, 08040100h, 08020100h, 08050000h, 08050100h, 08060000h, 08060100h, 08020000h, 08020100h, 08020100h. Donnez l’état du cache après ces lectures. Bloc 0 Bloc 1 Numéro de ligne Adresse Compteur Numéro de ligne Adresse Compteur 0 0 1 1 2 2 3 3 2 TD1 Bis: Architecture des ordinateurs– Correction TD1 Bis: Architecture des ordinateurs– Correction Damien Martin-Guillerez IUT de Saint-Malo 18 Décembre 2007 1 Un corrigé I Question 1 1. Slots RAM 2. Connecteur IDE 3. Connecteur de lecteur de disquette 4. Connecteurs S-ATA/II 5. Chipset 6. Pile CMOS 7. PCI Express 1x 8. PCI 9. Connecteurs d’extensions 10. Socket CPU I Question 2 Largeur du bus (bits) Fréquence du bus (Mhz) Taux de transfert (Mo/s) RAM DDR2 64 166 5312 I Question 3 I Question 4 PCI 32 66 264 PCI Express 1x 8 313 313 PCI-Express 8x 64 313 2504 IDE 16 66 132 S-ATA II 16 150 300 264 = 16Eo (exa − octets) T ailleCache T aille M ot×N ombre mots ligne N ombre lignes 1024 N ombre lignes par bloc = 4 = 256 Nombre de lignes : Nombre de blocs : = 256ko 8×64 = 1024 I Question 5 Adresse décimale Adresse hexadécimale Numéro de bloc décimal Numéro de bloc hexadécimal 0 00000000h 0 00000000h 256 00000100h 1 00000010h 512 00000200h 2 00000002h 00001000h 16 00000010h 4096 65536 00010000h 0 00000000h 65792 00010100h 1 00000001h 66048 00010200h 2 00000002h 68096 00010A00h 10 0000000Ah Il s’agit d’une division par 256 (décalage de 8 bits pour les 256 octets d’une ligne) et d’un modulo 256 (and 0FFh). I Question 6 1 TD1 Bis: Architecture des ordinateurs– Correction Bloc 0 0 1 2 3 08060000h 08020000h 08050000h 08040000h 1 0 2 3 Bloc 1 Numéro de ligne Adresse 0 08020100h 1 08060100h 2 08050100h 3 08040100h 2 Compteur 0 2 3 5
