Etude et développement de transistors haute tension et de

Etude et développement de transistors haute tension et de cellules mémoires non
volatiles compatibles en 28nm FDSOI
Dann MORILLON1,2, Franck JULIEN1, Pascal Masson2
STMicroelectronics Rousset1
190, Av Celestin Coq ZI Rousset-Peynier
13106 Rousset Cedex, France
Laboratoire EpOC2
Université de Nice Sophia-Antipolis
1645 Route des Lucioles, 06410 BIOT, France
E-mail : [email protected]
Résumé
L’avancée technologique vers des plateformes CMOS à
ultra basse consommation est un des défis majeurs de la
microélectronique. Afin de répondre aux exigences des
marchés nomades et autres applications émergentes,
l’intégration de mémoires embarquées en 28nm est
actuellement étudiée. Ce nœud à la particularité d’utiliser des
solutions techniques présentant une véritable rupture avec les
générations précédentes. Pour les transistors, il introduit
l’utilisation d’un oxyde haute permittivité et d’une grille
métallique. Il n’existe pas à ce jour de mémoires non volatiles
à stockage de charge intégrant ce type de matériaux. Cette
étude vise à évaluer l’intégration de ces mémoires sur la
technologie 28FDSOI de STMicroelectronics. Elle se
concentre en particulier sur le transistor haute tension,
élément indispensable au fonctionnement du point mémoire.
Des premiers essais alliant un oxyde haute tension en dioxyde
de silicium et l’empilement oxyde haute permittivité et grille
métallique ont été réalisés.
1. Introduction
Le marché des mémoires non volatiles est
principalement dominé par la technologie de type Flash et
ses dérivées. Ce type de cellule est dit à stockage de
charge, en référence au principe physique qui permet son
fonctionnement. Elle est intégrée sur le silicium avec des
procédés similaires à ceux employés pour les transistors
CMOS standard.
Dans le cas des mémoires embarquées, souvent
appelées eNVM (embedded non-volatile memory), les
dispositifs nécessaires au fonctionnement des cellules
sont définies sur la même puce que d’autres blocs
(logiques ou analogiques par exemple). À la différence
des mémoires stand alone, elles ne disposent que d’une
faible capacité de stockage mais doivent être
performantes et répondre à des critères de fiabilité
exigeants. Les technologies utilisées doivent de plus
remplir un cahier des charges englobant des applications
aussi variées que le grand public, l’industriel,
l’automotive, le médical, le spatial ou encore l’internet
des objets. Les eNVM occupent ainsi une place
stratégique et qui ne cesse de croitre dans le marché des
semiconducteurs. À ce jour les mémoires embarquées à
stockage de charge les plus avancées sont intégrées sur le
nœud 40nm et utilisent une technologie planaire sur
silicium massif. Tout comme pour les plateformes CMOS
logiques, la course à la miniaturisation permet de
proposer des produits plus performants, avec une plus
forte densité d’intégration et à moindre coût.
Pour rester compétitif, il est indispensable d’anticiper
les défis auxquels sera confrontée la prochaine génération
de mémoire. En effet, les technologies actuellement
utilisées se heurtent à de nombreuses inconnues
lorsqu’est envisagée leur intégration sur le nœud 28nm.
Jusqu’à présent, l’amélioration et la miniaturisation des
mémoires embarquées étaient dans la continuité des
technologies antérieures. Dans le cas d’une plateforme
28nm, les nouvelles solutions employées pour la partie
logique vont nécessairement avoir un fort impact sur le
procédé de fabrication de la mémoire. Il s’agit ainsi d’un
nœud charnière pour les technologies eNVM.
Il existe principalement deux options envisageables
pour intégrer une mémoire embarquée en 28nm. La
première consiste à continuer d’utiliser des mémoires à
stockage de charge. Cette solution permettrait de
s’appuyer sur un savoir-faire déjà important mais
nécessiterait tout de même une phase de développement
conséquente à cause des nombreuses ruptures
technologiques. Par exemple la grille classique en
polysilicium combinée à un oxyde SiO2 est remplacée en
28nm par un empilement high k metal gate. Bien que des
résultats soient reportés sur l’intégration de ces matériaux
dans des mémoires de type Flash [1], de nombreux défis
sont à relever avant de pouvoir industrialiser une telle
solution. La seconde option est d’utiliser des mémoires
dites back end (ReRAM, PCRAM, FeRAM…). Pour la
plupart de type résistive, ces mémoires sont intégrées
dans les interconnections du circuit et n’interfèrent donc
pas avec la partie transistor. Elles offrent ainsi la
possibilité d’obtenir un gain en densité d’intégration tout
en bénéficiant d’un procédé de fabrication plus simple.
Bien que ce type de mémoire présente de nombreux
avantages, l’expertise acquise n’est pas aussi importante
que pour les mémoires à stockage de charge (la fiabilité
est particulièrement critique) et leur intégration sur un
nœud avancé reste un défi majeur [2].
2. Transistor haute tension pour mémoire
embarquée
Dans le cas d’une mémoire embarquée à stockage de
charge, les opérations inhérentes au fonctionnement de la
cellule tel que l’écriture ou l’effacement nécessite de
fortes tensions. Afin de produire et de délivrer ces
tensions, l’utilisation d’un dispositif spécifique appelé
transistor haute tension est obligatoire. Ce transistor est
intégré dans des pompes de charge et les matrices de
décodeurs afin de générer et délivrer ces tensions au point
mémoire. Il doit être capable de supporter des polarités
supérieures à 10V tant au niveau de la grille que des
jonctions source et drain. L’oxyde de grille est
particulièrement critique, notamment en ce qui concerne
sa fiabilité. Il s’agit pour les dispositifs standard de
dioxyde de silicium crû en four et d’une épaisseur
d’environ 15nm. Les exigences auxquelles doit répondre
le transistor haute tension limitent les possibilités de
réduction de dimension.
Disposer d’un transistor haute tension est obligatoire
pour concevoir une mémoire embarquée à stockage de
charge. Dans le cas d’une technologie 28nm en FDSOI,
ce dispositif serait confronté à de nouvelles contraintes
imposées par la partie logique. Par exemple, faire croître
un oxyde épais tout en préservant les caractéristiques de
la couche mince de silicium pourrait entrainer une forte
complexification du procédé de fabrication. Certaines
solutions pourraient néanmoins être envisagées, comme
par exemple l’utilisation d’un oxyde déposé [3]. Un autre
axe de travail concerne la grille du dispositif. Dans le
procédé de fabrication d’une mémoire Flash standard,
elle est réalisée en polysilicium. Afin de limiter la
complexification du schéma d’intégration de la
technologie 28FDSOI, l’empilement high k metal gate
utilisé pour les dispositifs basse tension pourrait être
intégré au transistor haute tension. C’est cette solution qui
est ici étudiée.
3. Evaluation de l’empilement « High K
Metal Gate » sur un oxyde de grille haute
tension
Jusqu’au nœud 40nm, l’épaisseur d’oxyde a sans
cesse diminué afin d’augmenter le couplage
électrostatique entre le canal et la grille et ainsi accroitre
la performance des dispositifs. L’expression de la
capacité surfacique de l’oxyde de grille explique ce choix
qui a pour avantage de ne pas modifier la nature de
l’isolant utilisé :
Avec Tox l’épaisseur de l’oxyde et εox la constante
diélectrique de l’oxyde.
Cette solution a néanmoins ses limites puisqu’elle
favorise la fuite de courant à travers la grille. Afin de
réduire ce phénomène devenu critique et continuer à
améliorer le contrôle du canal, l’utilisation de
l’empilement high k metal gate s’est généralisée sur le
28nm. En effet, la constante diélectrique de l’isolant
devient le seul paramètre permettant d’augmenter la
capacité de l’oxyde tout en conservant une épaisseur
suffisante pour limiter les fuites. Le dioxyde de silicium,
apprécié pour sa facilité de mise en œuvre (croissance à
partir du substrat, excellente qualité d’interface) a été
remplacé par un matériau dit high k, c’est-à-dire
possédant une constante diélectrique plus élevée que celle
du SiO2. La recherche concernant le high k et son
intégration sur une technologie CMOS a abouti au choix
de l’oxyde d’hafnium et de ses dérivés. L’utilisation de
l’oxyde high k a aussi engendré l’abandon de la grille en
polysilicium au profit d’une grille métallique. Ce choix se
justifie d’abord par l’incompatibilité de la grille poly-Si
avec le Hafnium (en raison du phénomène de Fermi level
pinning [4]) mais aussi par le fait que l’utilisation d’un
métal permet de s’affranchir du problème de déplétion du
polysilicium.
Malgré les nombreux avantages qu’apporte cette
solution dans le cadre de la miniaturisation des
dispositifs, elle présente aussi certains inconvénients. En
effet, alors que les caractéristiques et mécanismes de
dégradation du dioxyde de silicium ont été largement
étudiés et modélisés, les nouveaux phénomènes
rencontrées avec l’empilement high k metal gate [5, 6]
peuvent engendrés des problèmes de performance et de
fiabilité parfois mal compris.
Une première étude de faisabilité sur l’association de
l’oxyde épais du transistor haute tension et de
l’empilement avec grille métallique a été faite sur des
structures capacitives de type damascène [FIG 1] afin
d’évaluer la qualité du diélectrique.
Figure 1. Schéma de la structure capacitive de type
damascène utilisée pour les mesures
Dans le cadre de ces essais, un oxyde standard de type
SiO2 obtenu par croissance a été utilisé. Dans un premier
cas de référence, cet oxyde épais a été recouvert d’une
grille en polysilicium comme sur les technologies
actuelles. Dans l’autre cas, c’est l’oxyde haute
permittivité et la grille métallique du procédé 28FDSOI
qui ont été utilisés.
Des mesures capacitives à hautes fréquences ont été
réalisées sur ces empilements [FIG 2].
Figure 2. Mesures C-V à 100kHz effectuées sur une
structure avec substrat implanté de type P
Ces résultats révèlent que l’introduction de ces nouveaux
matériaux n’a pas d’impact significatif sur l’épaisseur
électrique équivalente de l’oxyde. En revanche, la tension
de bande plate de la capacité est modifiée. Sur un substrat
implanté de type P, le VFB se décale vers des tensions
plus fortes ce qui aurait pour effet une augmentation de la
tension de seuil du transistor NMOS. Dans le cas d’une
capacité sur substrat implanté de type N c’est le
phénomène inverse qui est observé. C’est un résultat
attendu car le travail de sortie de la grille métallique est
ajusté afin de symétriser le fonctionnement des dispositifs
NMOS et PMOS. Cette hausse du VT est un atout pour
les dispositifs FDSOI qui possèdent une tension de seuil
intrinsèquement basse. Dans le cas du transistor haute
tension il pourrait être nécessaire de revoir le profil de
dopage utilisé afin de réajuster les VT.
Des mesures du courant de fuite à travers l’oxyde ont
aussi effectuées [FIG 3].
Figure 3. Mesures IG-VG au claquage effectuées sur une
structure avec substrat implanté de type N
Les courbes obtenues montrent qu’avec un empilement
high k metal gate, le claquage de l’oxyde intervient à une
tension de grille équivalente. De plus la conduction à
travers le diélectrique est peu impactée. Il semblerait
donc que la qualité intrinsèque de l’oxyde haute tension
ne soit pas détériorée par l’utilisation de la grille high k
metal gate.
4. Conclusion
L’intégration d’une mémoire non volatile en
technologie 28nm représente une véritable rupture avec
les précédentes générations. En particulier, la
compatibilité entre les empilements de grille de la partie
logique et de la mémoire doit être vérifiée. Une première
étude sur des structures capacitives avec oxyde haute
tension a été réalisée. L’étude sur des structures
capacitives montre qu’il est envisageable d’intégrer
l’oxyde high k et la grille métallique sur ce dispositif. Des
caractérisations supplémentaires doivent néanmoins être
réalisées afin de valider la faisabilité du transistor. En
particulier, des mesures de stress de grille sur les
structures capacitives permettront de déterminer la durée
de vie de l’oxyde. La réalisation de transistors sera
néanmoins indispensable pour évaluer les critères de
performance (tension de seuil, courants de saturation et
de fuite) et de fiabilité (dégradation par porteurs chauds,
BTI) du dispositif haute tension.
Références
[1] C. Zhao, C.Z. Zhao, S. Taylor and P.R. Chalker, "Review
on Non-Volatile Memory with High-k Dielectrics: Flash for
Generation Beyond 32 nm", Materials, v 7, n 7, pp. 51175145, 2014.
[2] E.I. Vatajelu, H. Aziza and C. Zambelli, "Nonvolatile
Memories: Present and Future Challenges", 2014 9th
International Design and Test Symposium (IDT).
Proceedings, pp. 61-66, 2014.
[3] P. Candelier, F. Mondon, B. Guillaumot, G. Reimbold and
F. Martin, "Simplified 0.35-µm Flash EEPROM Process
Using High-Temperature Oxide (HTO) Deposited by
LPCVD as Interpoly Dielectrics and Peripheral Transistors
Gate Oxide", IEEE Electron Device Letters, v 18, n 7, pp.
306-308, 1997.
[4] K. Shiraishi, H. Takeuchi, Y. Akasaka, H. Watanabe N.
Umezawa et al, "Theory of Fermi Level Pinning of High-k
Dielectrics", 2006 International Conference on Simulation
of Semiconductor Processes and Devices, pp. 306-313,
2006.
[5] X. Garros, M. Casse, G. Reimbold, F. Martin, F. Andrieu et
al, "Performance and reliability of advanced High-K/Metal
gate stacks", Microelectronic Engineering, v 86, n 7-9, pp.
1609-1614,. 2009.
[6] R. Degraeve, M. Aoulaiche, B. Kaczer, P. Roussel, T.
Kauerauf et al, "Review of Reliability Issues in Highk/Metal Gate Stacks", 2008 15th International Symposium
on the Physical and Failure Analysis of Integrated Circuits,
pp. 1-6, 2008.