Test de systèmes électroniques Cours ELE6306

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Test de systèmes électroniques
Cours ELE6306
Abdelhakim Khouas
Département de génie électrique
École Polytechnique de Montréal
Courriel : [email protected]
4Site WEB : www.cours.polymtl.ca/ele6306
Consultation : Lundi 10h-12h et sur RDV
Local : M-5416 pavillon Lassonde
Plan du cours
Modèle de
Fautes
Circuit
(modèle)
Circuit (réel)
ATPG
+
Simulation
DFT
Équipement de
test ATE
Non
Qualité ?
Oui
Coût ?
Circuits Défect.
Génération des tests
ELE6306 – Plan de cours
Circuits bons
Application des tests
1
© A. Khouas
Plan du cours
)Chap. 1 : Introduction
¾
¾
¾
Le test dans le flow de conception
Buts et objectifs des tests et diagnostics
Différents tests
ª Test
fonctionnel
de caractérisation
ª Test structurel
ª Test
¾
¾
Économie des tests
Couverture des fautes
2
© A. Khouas
1
Plan du cours (suite)
)Chap. 2 : Testeurs et test industriel
¾
¾
¾
¾
¾
Plan de test
Test de continuité
Test de caractérisation
Précision des mesures
Analyse des données
3
© A. Khouas
)Chap. 3 : Modélisation des défauts physiques
¾
¾
Sources des défauts physiques
Modèles de fautes
ª Circuits
ª Circuits
¾
numériques
analogiques
Analyse inductive des fautes (IFA)
4
© A. Khouas
)Chap. 4 : Simulation de fautes
¾
¾
¾
C’est quoi la simulation de fautes ?
Simulation logique
Différentes méthodes de simulation de fautes
ª Simulation
parallèle
déductive
ª Simulation concurrente
ª Simulation
¾
Analyse statique des fautes
5
© A. Khouas
2
)Chap. 5 : Génération automatique des vecteurs de
tests
¾
Méthode de générations des vecteurs de tests
ª Activation
ou sensibilisation des fautes
ª Propagation
¾
Algorithmes de génération
ª Algorithme
D
PODEM
ª Algorithme FAN
ª Algorithme
¾
Complexité des algorithmes de génération
6
© A. Khouas
)Chap. 6 : Chemin de test « Scan-Path » pour les
circuits séquentielles
¾
¾
Caractéristiques des circuits séquentielles
Conception en vue du test : chemin de test « Scan-Path »
ª Scan
ª Scan
¾
partiel
complet
Avantages et inconvénients du chemin de test
7
© A. Khouas
)Chap. 7 : Test intégré : BIST « Built In-Self Test »
¾
¾
¾
¾
C’est quoi le BIST ?
Avantages et inconvénients du BIST
Génération des vecteurs de test
Analyse des réponses du circuit sous test
8
© A. Khouas
3
)Chap. 8 : Conception en vue du test : JTAG
« Boundary-Scan »
¾
¾
¾
C’est quoi le Boundary-Scan
Avantages du Boundary-Scan
Architecture du Boundary-Scan
ª TAP
contrôleur
Boundary-Scan
ª Cellules
9
© A. Khouas
)Chap. 9 : Génération aléatoire des vecteurs de test
¾
¾
¾
¾
¾
Avantages et inconvénients de la génération aléatoire
Génération des tests exhaustifs
Propriétés des vecteurs de tests aléatoires
Calculs des probabilités des signaux
Algorithmes de compactage des vecteurs de test
10
© A. Khouas
)Chap. 10 : Test des mémoires
¾
Modèles de fautes pour les mémoires
ª Fautes
collées
de couplage
ª Fautes d'interaction
ª Fautes
¾
Différents types de test pour les mémoires
ª Test
ª
de colonne « Column bar test »
Test des fautes d’interaction « Pat. sens. faults »

¾
Test de « Walking 1’s and 0’s »
Test de « Galloping 1’s and 0’s »
Test des circuits programmables
11
© A. Khouas
4
)Chap. 11 : Test des circuits analogiques et mixtes
¾
¾
¾
¾
¾
Complexité des circuits analogiques
Modélisation de fautes
Simulation de fautes
Optimisation des tests de production
Conception en vue du test
© A. Khouas
12
ELE6306
Test de systèmes électroniques
Partie logicielle
Algorithmique
Partie matérielle
Conception en vue du test (DFT)
Modélisation de fautes
Autres
Chemin de Scan
Test industriel
BIST
Test des mémoires
Génération automatique de vecteurs de test
JTAG
Test des circuits analogiques
13
© A. Khouas
Plan des Laboratoires
)Lab. #1.a : Simulation de fautes et génération de
vecteurs de test
¾
¾
Génération pour les circuits combinatoires
ª Génération aléatoire
ª Génération
¾
déterministe
Génération pour les circuits séquentielles
ª Génération aléatoire
ª Génération
déterministe
14
© A. Khouas
5
Plan des Lab. (suite)
)Lab. #1.b : Conception en vue du test « Scan-Path »
¾
Insertion d’une chaîne de Scan
ª Scan
ª Scan
¾
¾
complet
partiel
Insertion de plusieurs chaînes de Scan
Comparaison des différentes méthodes
ª Taux
de couverture
de test
ª Surface additionnelle
ª Temps
15
© A. Khouas
)Lab. #2 : Conception en vue du test « BIST »
¾
Génération des vecteurs par LFSR
ª Choix
ª Choix
¾
¾
¾
du vecteur d’initialisation
de la longueur de la séquence de test
Analyse de signature par MISR
Utilisation des cellules BILBO
Comparaison des résultats
ª Taux
de couverture
de test
ª Surface additionnelle
ª Temps
16
© A. Khouas
)Lab. #3 : Conception en vue du test « JTAG »
¾
¾
¾
¾
¾
Familiarisation avec la norme IEEE 1149.1
Machine à états finis JTAG
Test d’intégrité de la chaîne JTAG
Test d’interconnexions
Test de composants externes "Cluster Test"
17
© A. Khouas
6
Évaluation
)Laboratoires : 40 %
¾
¾
¾
Lab. #1 : 34 %
Lab. #2 : 33 %
Lab. #3 : 33 %
)Projet : 30 %
)Examen final : 30%
© A. Khouas
18
Projet
) Remise des sujets :
¾
Quand ?
¾
Comment ?
¾
Contenu ?
ª
ª
ª
ª
Lundi 22 octobre au plus tard
Par courriel à : [email protected]
1 page comportant : les noms des étudiants, le titre, un résumé d’une ½ page et les sources de
documentation
Format acceptés : TEXTE, RTF et PDF
Présentation des sujets :
)
¾
Quand ?
¾
Comment ?
ª
ª
Mardi 23 octobre
Acétates (10 mn par sujet)
) Présentation des projets :
¾
Quand ?
¾
Comment ?
ª
ª
Mardi 4 décembre
Acétates (20-25 mn par projet)
) Remise des rapports et des présentations :
¾
Quand ?
¾
Comment ?
ª
ª
jeudi 6 décembre au plus tard
En ligne sur le site web du cours : http://www.polymtl.ca/ele6306
© A. Khouas
19
Projet (suite)
) Barème :
¾
¾
Exposé oral (6 points)
ª Structure et clarté :
ª Support didactique :
ª Respect du temps de présentation :
Rapport (14 points)
ª Mise en page :
ª Qualité de la langue :
ª Introduction et conclusion :
ª Revue de littérature :
ª Méthodologie :
ª Résultats :
ª retard :
20
3 pts
2 pts
1 pt
2 pt
2 pts
2 pts
2 pts
4 pts
2 pt
-1 pt /jour
© A. Khouas
7
Planning des cours
Semaine
Date
1
28 août 2006
2
3
4
5
6
7
8
4 sept. 2006
11 sept. 2006
18 sept. 2006
25 sept. 2006
2 oct. 2006
9 oct. 2006
16 oct. 2006
22 oct. 2006
23 oct. 2006
30 oct. 2006
6 nov. 2006
13 nov. 2006
20 nov. 2006
27 nov. 2006
4 déc. 2006
6 déc. 2006
9
9
10
11
12
13
15
Sujet
Présentation du cours
Chapitre 1 : Introduction
Chapitre 2 : Testeurs et test industriel
Chapitre 3 : Modélisation des défauts physiques
Chapitre 4 : Simulation de fautes
Chapitre 5 : Génération de vecteurs de test "ATPG"
Chapitre 6 : Chemin de scan "Scan-Path"
Semaine de lecture : préparation des projets
Chapitre 7 : Test intégré "BIST"
Date limite pour la remise des sujets
Présentation des sujets
Chapitre 8 : Boundary-Scan "JTAG"
Chapitre 9 : Génération aléatoire de vecteurs de test
Chapitre 10 : Test des mémoires
Chapitre 11 : Test des cicrcuits anlogiques
Examen final
Présentation des projets
Remise en lignes des rapports et des présentations
Heures
1
2
3
3
3
3
3
3
2
4
3
3
3
3
3
3
© A. Khouas
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Planning des laboratoires et du projet
Description
Laboratoire #1
Laboratoire #2
Laboratoire # 3
Projet
Examen final
Activités
Dates
Début du laboratoire
26 sept. 2006
Remise du rapport
16 oct. 2006
17 oct. 2006
Remise du rapport
30 oct. 2006
31 oct. 2006
Remise du rapport
13 nov. 2006
Remise des sujets
22 oct. 2006
Présentation des sujets
Présentaion des projets
23 oct. 2006
4 déc. 2006
Remise en ligne des rapports
6 déc. 2006
Date de l'examen
27 nov. 2006
Coéfficients
40%
30%
30%
22
© A. Khouas
Site WEB du cours
)URL : http://www.cours.polymtl.ca/ele6306
¾
¾
¾
¾
¾
¾
Plan du cours
Acétates
Énoncés des laboratoires
Exercices
Informations utiles
Liens utiles
)Les suggestions sont les bienvenues !!!
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© A. Khouas
8
Informations administratives
) Chargé de cours :
¾
Prof. Abdelhakim Khouas
ª Téléphone: 340 4711 poste 5116
ª Courriel : [email protected]
ª Local : M-5416
ª Consultation : Lundi 10h-12h et
sur RDV
) Chargé de laboratoire :
¾
Kevin Peterson
ª Courriel
: [email protected]
) Horaire cours :
¾
Mardi 9h30-12h20, local A-401
) Horaire laboratoires :
¾
Mercredi 18h-21h, local L-5904
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© A. Khouas
Références
)Livre de référence :
¾
M. L. Bushnel and W. D. Agrawal, «Essential of Electronic Testing
for Digital, Memory, and Mixed Signal VLSI Circuits», Kluwer, 2000
)Autres livres :
¾
¾
¾
¾
¾
M. Abramovici, M.A. Breuer and A.D. Friedman, «Digital System
Testing and Testable Design», Computer Science Press, 1990
S.L. Hurst, « VLSI Testing : Digital and Mixed Analogue/Digital
Techniques », IEE Publishing, 1998
T. W. Williams, «VLSI Testing», North-Holland, 1986
K. P. Parker, «The Boundary-Scan Handbook», Kluwer, 1992
M. Burns and G. W. Roberts, «An Introduction to Mixed-Signal IC
Test and Measurement», Oxford University Press, 2001
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© A. Khouas
Références (suite)
)Journaux :
¾
¾
¾
¾
IEEE Design and Test of Computers
IEEE Trans. on Computers
IEEE Trans. on Computer-Aided Design
Journal of Electronic Testing, Kluwer
)Conférences :
¾
¾
¾
¾
International Test Conference (ITC)
Design And Test in Europe (DATE)
VLSI Test Symposium (VTS)
Design Automation Conference (DAC)
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9
Références (suite)
)Autres sources de documentation :
¾
CRC Press Engineering Handbooks Online à l‘URL suivante :
http://www.engnetbase.com/ejournals/search/advsearch.asp
¾ Wiley encyclopedia of electrical and electronics engineering, disponible à
l’URL suivante : http://www.mrw.interscience.wiley.com/eeee/
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Test de Systèmes Électroniques
Cours ELE6306
Abdelhakim Khouas
Département de Génie Électrique
École Polytechnique de Montréal
Courriel : [email protected]
4Site WEB : www.cours.polymtl.ca/ele6306
Consultation : Lundi 10h-12h et sur RDV
Local : M-5416 pavillon Lassonde
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