La bascule et les circuits séquentiels

Transcription

L’élément de base : la bascule
Les circuits séquentiels
• Circuit élémentaire permettant de mémoriser 1 bit
•Introduction
D
Q
•Circuit combinatoire!:
-Des valeurs aux entrées donnent toujours les mêmes valeurs de
sortie (correspondant aux valeurs des fonctions booléennes
réalisées)
-De façon quasi instantanée (temps de stabilisation des portes)
•Circuit séquentiel!:
-Les valeurs de sorties dépendent de la séquence des valeurs
d’entrée depuis le début du monde (reset)
Circuits séquentiels
Activation!"
Oui!
!
Oui
!!
Non! !
D"
0
1!
*!
Q
0
1
Q à l’instant précédent
*: valeur indifférente
-Il possède donc une fonction de mémorisation
© P. Sicard-Cours ALM 4
ACTIVATION
• Fonctionnement:
•Il existe différentes fonctions d’activation.
1
Bascule sensible au niveau
2
Bascule sensible au front
• L’état (la sortie) de la bascule ne peut changer (valeur de l’entrée)
que pendant un “niveau” (haut ou bas) de l’entrée ACTIVATION
• L’état (la sortie) de la bascule ne peut changer qu’au moment du
front (haut ou bas) de l’entrée ACTIVATION
• Appelée VERROU ( ou LATCH)
• Appelée bascule à front (D)
•
•
Chronogramme": (sensible au niveau haut)
Temps
Chronogramme": (sensible au front montant)
Front montant
ACT
D
ACT
Q
D
Q
•
?
?
Problème si D change quand ACT passe de 0 à 1 , Q est
indéterminé
3
•
Problème si D change quand ACT passe de 0 à 1 , Q est
indéterminé
4
De plus près
Mémorisation
•Deux Inverseurs (appelé “bistable”)
• Chronogramme: changement non instantané
-Electronique: tension électrique stable
Délai de stabilisation
ACT
NOT
D
0 Volt
Q
5 Volts
NOT
Changement de D interdit
5
6
La bascule D sensible au front montant
Réalisation du verrou
•A base de Nands à 2 et 3 entrées
ACT
D
Q
NAND
Q
1
NOT
NAND
NOT
NAND
Qbarre
0
NAND
ACT
NAND
Q
NAND
D
7
8
Fonctionnalités supplémentaires
Enable
Première utilisation
SET RESET
D
• Réalisation d’un clignotant à commande
Q
NOT
Q
Verrou
ACTIVATION
•Initialisation":
- SET /RESET": mise à 1 ou à 0
- Synchrone par rapport à l’activation: Il faut en plus un front montant de ACT
- Asynchrone: indépendant de ACT
•Enable":
SET
Q
SORTIE
vers ampoule
ACTIVATION
• Oscillation pendant le niveau de ACT
- 1": Fonctionnement comme vu précédemment
- 0": inhibe le fonctionnement de la bascule": pas de changement au front montant
ACT
•Souvent conventions inverses, dans les documentations le nom de
l’entrée apparaît complémentée
D
Valeur Aléatoire
Q
-Exemple: SET : remise à 1 si l’entrée SET est égale à 0
9
Clignotant
avec une bascule D sensible au front
Délai de stabilisation de la bascule
ACT
10
Limitation du fonctionnement
•Supposons que l’on augmente la fréquence de ACT, (on rapproche
les fronts montants)
•Le changement de D aura lieu au moment du front montant suivant
de ACT.
•L’état suivant devient aléatoire
•C’est cela qui limite la fréquence des horloges des ordinateurs
D
ACT
Q
D
Changement de D pendant
le front montant de ACT
Délai de stabilisation de l'inverseur
Q
SET
Asynchrone
• Le changement de D a lieu “suffisamment loin” du front de
ACT
11
SET
Asynchrone
12
Réalisation du compteur
Un exemple : un compteur
• Quatre bascules pour mémoriser le km courant
• Un circuit combinatoire pour calculer le kilomètre suivant : incrémenteur
S=E+1 sur 4 bits
• Un compteur kilométrique sur 4 bits
• A chaque kilomètre parcouru, un signal km est donné (front
montant)
Reset
D
Q
Bascule
Sortie sur 4 bits
km
Compteur
km
Reset
4
Bascule
E+1
Reset
Sorties
km
+1
Reset
Kilomètre courant
Bascule
4
km
Reset
Un kilomètre
Bascule
km
km
13
14
Les registres
Chronogramme compteur
•Registre n bits: n bascules possédant les mêmes entrées ACT, Set,
Reset ...
T: temps stabilisation portes incémenteur et bascule
RESET SET Enable
km
Sortie
Entrée
bascule
D
Q
Bascule
0
1
1
2
RESET SET Enable
CK
2
RESET SET Enable
3
CK
RESET SET Enable
Reset
Asynchrone
n
R
E
G
I
S
T
R
E
n
CK
RESET SET Enable
Temps de stabilisation: limite la fréquence de H
CK
CK
15
16
Connexions de plusieurs registres
Connexions de plusieurs registres
e
•A l’aide de portes “trois états”
•A l’aide de multiplexeurs
sélection
Registres n bits
Registres n bits
s
Une porte "trois états"
n
n
S1
S3
S2
S4
BUS
s1 s2
00
01
10
11
n
BUS
n
•Moins coûteux que le multiplexeur en surface (un seul transistor par
porte trois états)
•Mais plus de fils de sélection
17
Mémoires
•Bus données de largeur m, Bus adresses de largeur n
adresses
Bus adresses
18
Mémoires
•Organisation fonctionnelle: accessible par le processeur à travers
les deux bus données et adresses
0
1
2
3
00010111
10001010
111011111
•Deux fils pour la lecture/écriture de la mémoire
•read/write !
0!
1! !
1 ou 0! !
Accès
1!
! 1!
! 0!
Ecriture
Lecture
Rien
Acces (Chip select)
Read/write
n
n-1
2
Bus adresses
m
Bus données
n
19
Mémoire
2 n mots de
m bits
Bus données
m
20
Mémoires mortes
ROM : Read Only Memory
Mémoires
•Pour s’adapter aux différents besoins des processeurs et des
utilisateurs
-Un Circuit"(une puce) MC contient:
2n
mots de 1 bits
•Ceux sont des Circuits combinatoires
•Certaines ROM sont :
-Non configurable par l’utilisateur (conception à grande échelle)
-Assemblage de 8 circuits MC sur une carte imprimée: une barrette
-configurables (électriquement) : PROM
-configurables et
•Pour augmenter la mémoire"dans l’ordinateur: plusieurs barrettes,
on verra plus tard comment les connecter
•effaçables par ultra-violet : EPROM
•effaçables électriquement: EEPROM
•Mémoires Vives / Mortes
•Les mémoires flash sont des EEPROM rapides (effacement par
secteur et non par mot)
-Vive : volatile , RAM
-Morte : non volatile, ROM
•Depuis quelques années le Disque dur SSD (Solid State Drive)
utilise la même technologie
21
Réalisations de ROM
•Schéma fonctionnel
a1 a0
2
22
Réalisations de ROM
Acces
0
1
2
3
•A l’aide de transistors et fusibles (claqués si l’on veut 1 en sortie)
0001
1000
1110
1010
Mot i
4
Mot i
d3d2d1d0
Gnd
Données
•Réalisation à l’aide de portes
Acces
d0
0
a1
a0
1
O
R
2
3
Fusible
Acces
Données k
Données k
d1
d2
O
R
d3
23
24
Mémoires vives
RWM (Read Write Memory)
Réalisations de mémoire flash
• Technologie à base de Grille flottante
•Appelée RAM (Random Acces Memory)
- temps d’accès identique pour tous les mots par opposition
aux supports mémoires magnétiques"pour lesquels les temps
d’accès sont différents
Grille de contrôle
Grille flottante
Source
Drain
•Mémoires statique/dynamique
• Ecriture : Suivant la tension ( +/-) appliquée sur la grille de
contrôle le transistor est passant ou non
-statique (SRAM):
•à base de bistables (6 transistors)
•utilisé pour les mémoires caches
•Temps d’accès
•Temps d’accès de l’ordre de 0,1ms
• Deux types
-dynamique (DRAM)
•Moins coûteuse à la réalisation (moins de transistors)
•Moins rapide que les SRAM (~facteur 10)
- NAND: accès séquentiel, plus rapide en écriture, et 40% plus petite que la NOR
- NOR: accès aléatoire, utilisé pour accès rapide à des endroits précis (Bios,
Firmware...)
25
Réalisation de RAM statique
26
Réalisation de RAM dynamique
•Réalisation à base de condensateur et transistor
•Réalisation à base de bistable
Acces
Acces
.
.
.
0
a0
1
.
.
an-1 .
i
0
Mot i
Mot i
a0
1
.
.
an-1 .
i
.
.
.
Mot i
n-1
2
Acces
r/w
n-1
2
Mot i
dj
Rafraichissement
Condensateur
dj
Données
Acces
r/w
not Dk Dk
Logique de
sélection
Donnée k
not Dk
Dk
27
•Besoin de rafraîchissement"régulier (condensateur se décharge), toutes
les 2 à 4 ms;
-Lecture puis re-écriture par circuit spécialisé de rafraîchissement
interne à la mémoire
-Le rafraîchissement consomme ~5% du temps d’accès à la mémoire
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Mémoires vives
Dynamiques
Types de RAM dynamique
•DRAM!FPM (Fast Page Mode):
•Barettes de Mémoires - Différentes normes de connexions
-1992
-SIMM (Single Inline Memory Module), 30 puis 72 connecteurs, bus 32 bits
-Temps d’accès 60 ns";
•Jusqu’au Pentium 1 (~1995)
-Mémoire asynchrone: Horloge propre"(besoin de synchronisation avec le
processeur)
-Mode rafale, le temps d’accès"n’est pas le même pour le 1er mot et les 3 suivant
-DIMM (Dual), 183 connecteurs bus 64 bits
•DRAM EDO!(Extended Data Out)!:
-1995
-Sortie des données améliorée, principe chevauchement des accès (idée du pipeline)
-Temps d’accés 50ns
-SO-DIMM pour ordinateur portable
-Mémoire asynchrone
-Ces types de mémoires sont asynchrones par rapport au processeur, elles ont des
horloges qui leur sont propres. Besoin de synchronisation avec le processeur qui
doit donc “attendre” pendant les phases de synchronisation
29
Types de RAM dynamique
30
Disque dur
•Disque magnétique
•SDRAM!: Synchrone DRAM,
-Apparue en 1997
-Plateau de verre en rotation (fragile), sensible aux champs magnétiques
-Temps d’accès plus petit (synchrone avec le processeur)
-Temps d’accès 10 à 15 ms , Ecriture # 100 MégaOctet/s peu d’évolution depuis 10 ans
-Cadence ~150 Mhz-> Temps accès ± 10 ns"
• Facteur 1000 par rapport à de la RAM
•Mémoire flash (EEPROM)
•DDR-SDRAM!(Double Data Rate):
-Apparu fin 99
-Clé USB, Memory stick....
- DDR2 depuis 2005
-Depuis 2001
• Double le taux de transfert de la SDRAM
-Réécriture 10 000 à 100 000 fois suivant la technologie utilisée
•Cadence entre 200 et 800 Mhz , entre 1,6 et 6,4 Gbit/s
•Disque SSD (Solid State Drive)
-DDR3 (2007) deux fois plus rapide que la DDR2: entre 6,4 et 10 Gbit/s
-Depuis 2005,
•DR-SDRAM! (ou RDRAM)!: Direct Rambus
-Apparu fin 99
- A base de mémoire flash
-Cadence Jusqu’à 1000 Mhz;" Accès ± 2 ns
-Encore 10 fois plus cher que les disques magnétiques
-Technologie propriétaire (RAMBUS et INTEL)
-Temps d’accès 0.1ms, Ecriture $ 500 MégaOctets/s
-Plus chère et peu utilisée
31
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La bascule et les circuits séquentiels

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