Les circuits logiques combinatoires
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Les circuits logiques combinatoires
Systèmes logiques ISET GABES Chapitre V: Les circuits logiques combinatoires I- Introd uction : Les composants utilisés jusqu’à maintenant (ET, OU, NON-ET, Xor,…) faisant partie de la catégorie SSI (Small Scale Integration). Le progrès technique réalisé en conception de circuits intégrés ont permis de concevoir des circuits un peut plus complexes permettant de réaliser des fonctions plus générales. Ces circuits représentent les circuits d’intégration moyenne (MSI –Medium Scale Integration). II- Les c ircu its inté grés d éco deu rs: 1/ Définition: Un décodeur « 1 parmi 2n » (une sortie parmi n entrées), est un circuit logique à n entrées et 2n sorties, qui fournissent tous les produits Pi qui identifient toutes les combinaisons de n variables d’entrée. Les sorties sont actives à l’état 0 (vraies au niveau bas). On a donc une seule sortie à l’état 0, celle qui décode la combinaison présente sur les entrées; toutes les autres sont à l’état 1. Y0 Y1 Y2 Décodeur Y2n -1 An-1 A2 A1 A0 Décodeur 1 parmis 4 Les circuits intégrés décodeurs (ainsi que d’autres circuits intégrés) possèdent généralement une ou plusieurs entrées de validation: - Entrées de validation actives => fonctionnement normal du circuit. M.TAYARI Lassaad Page 1 /5 Chapitre 5 Systèmes logiques ISET GABES - Entrées de validation inactives => les sorties sont au niveau haut le code d’entrée. 2/ Les décodeurs intég rés TTL: a- Le décodeur 1/8 « 74LS138 »: * Table de vérité: Entrées Sorties Validation Données E1 E2 E3 A2 A1 A0 S0 S1 S2 S3 S4 S5 S6 S7 1 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1 1 1 1 1 1 1 X X 0 X X X 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 Remarque: On peut réaliser des décodeurs de taille quelconque par combinaisons des précédents en utilisant les entrées de validation. Exemple: un circuit de décodage des combinaisons de 5 variables: 1 parmi 32, en utilisant 4 décodeurs 1 parmi 8 ou bien 2 décodeurs 1 parmi 16. b- Les décodeurs DCB-décimal: « exemple: 74-42 » Chaque sortie passe au niveau BAS quand son entrée DCB correspondante e st appliquée. Dans le cas des codes qui ne sont pas des représentations DCB, aucune des sorties n’est mise à son niveau VRAI. c- Les décodeurs DCB-7segments: « exemple: 74-47 » Un décodeur DCB-7segments accepte en entrée les 4 bits DCB et rend actives les sorties qui permettent d’allumer les segments représentant le chiffre correspondant. M.TAYARI Lassaad Page 2 /5 Chapitre 5 Systèmes logiques ISET GABES => Les anodes des diodes sont toutes réunies à Vcc (+5V). Leurs cathodes sont connectées au travers de résistances limitatrices de courant aux sorties. 3/ A pplicatio n d es dé co deu rs : La réalisation d’une fonction écrite sous forme « somme de produit » est évidente avec un décodeur (pas de simplification). a- Réalisation d’une fonction avec un décodeur 1/8 et un opérateur NAND à 4 entrées: Sortie CBA Y S0 0 0 0 1 S1 0 0 1 0 S2 0 1 0 1 S3 0 1 1 1 S4 1 0 0 0 S5 1 0 1 1 S6 1 1 0 0 S7 1 1 1 0 C B A 7 4 LS1 3 8 0 1 S A B 0 S S 2 3 C S 5 Y(A,B,C) E1 E2 E3 Y C.B.A C.B.A C.B.A C.B.A b- Exercice: i)Réaliser un décodeur 1 parmi 32 en utilisant 4 décodeurs 74LS138 et un inverseur. Un code d’entrée de 5 bits A4 A3 A2 A1 A0 ne valide qu’une seule sortie parmi les 32 pour chacune des 32 représentations d’entrées possibles. ii) Qu’elle est la sortie active si A4 A3 A2 A1 A0 = 11001 ? III- Le s c irc u its inté grés Mu ltip lexe urs o u sé lec teu rs de d onn ées (MUX): Entrées de données 1/ Définition: E0 E1 . EN-1 MUX de N données S : Sortie C’est un circuit logique qui permet de sélectionner une information logique parmi N informations: A0 . . Ap : Entrées de sélection - Les informations sont connectées à N entrées appelées entrées de données ». - Le choix de l’entrée se fait à partir d’un nombre P de variables appelées « variables de sélection ». M.TAYARI Lassaad Page 3 /5 Chapitre 5 Systèmes logiques ISET GABES - Chaque combinaison des variables de sélection adresse l’une des entrées d’où: N=2 P . 2/ Multiplexeur à 2 entrées: « N=2 et P=1 » Il permet d’aiguiller vers la sortie Y, une voie d’information parmi 2 (E0 ,E1 ) suivant l’état d’une variable de sélection notée A0 . * Table de fonctionnement: *Symbole logique: E0 E1 A0 Sortie Y 0 Sélecteur de E0 1 Sélecteur de E1 MUX de 2 données A *Table de vérité: Y A0 0 0 1 1 E1 X X 0 1 E0 0 1 X X Y 0 1 0 1 0 Y(A0,E0,E1 ) = A 0.Y(0,E0,E1 )+A0.Y(1,E0,E1 ) = A 0.E0+A0.E1 3/ Multiplexeur à 4 entrées: « N=4 et P=2 » Il permet d’aiguiller vers la sortie Y, une voie d’information parmi 4 (E0 ,E1 ,E2 ,E3 ) suivant l’état de 2 variables de sélection A0 A1 . * Table de fonctionnement: *Symbole logique: A1 A0 Y 0 0 E0 0 1 E1 1 0 E2 1 1 E3 E0 E1 E2 E3 MUX de 4 données A0 *Table de vérité: Y A1 A0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 E3 X X X X X X 0 1 E2 X X X X 0 1 X X E1 X X 0 1 X X X X A1 Y = A 1.-A0.E0+ A 1.A0.E1+A1. A 0.E2+A1.A0.E3 4/ Multiplexeurs à 8 et 16 voies d ’entrées: (P=3 et P=4) * Exemple: « le circuit 74LS151 à 8 entrées » - Table de fonctionnement / Schéma logique / Table de vérité: voir annexe. M.TAYARI Lassaad Page 4 /5 Chapitre 5 E0 0 1 X X X X X X Y 0 1 0 1 0 1 0 1 Systèmes logiques ISET GABES - Equation: Y= A 2 . A 1 . A 0 .E0 + A 2 . A 1 .A0 .E1 + A 2 .A1 . A 0 .E2 + A 2 .A1 .A0 .E3 +A2 . A 1 . A 0 .E4 +A2 . A 1 .A0 .E5 +A2 .A1 . A 0 .E6 +A2 .A1 .A0 .E7 * Exemple de multiplexeur à 16 entrées:74LS150 5/ Exercices: a- Réaliser les schémas logiques des multiplexeurs à 2 entrées et à 4 entrées. b- Réaliser de 2 manières différentes un multiplexeur à 16 entrées en utilisant des multiplexeurs à 8 entrées. IV- Les c ircu its dém u ltip lexeu rs : 1/ Définition: Un circuit démultiplexeur permet d’aiguiller la donnée présentée sur son entrée vers une seule destination parmi N connectées sur les N sorties du circuit. Le choix se fait à partir de P variables de sélection d’où: N=2P . ==> C’est l’opération inverse du multiplexage. 2/ Réalisation: Le démultiplexage d’informations de « 1 bit » est réalisé pratiquement par les circuits décodeurs => appellation « décodeur/démultiplexeur »: - L’entrée du donnée du démultiplexeur est l’entrée de validation du circuit. - Les entrées de sélection du démultiplexeur sont les entrées de données du circuit. V- Au tres type s de c ircu its com b in ato ires: Les circuits Additionneur, Multiplicateur et Comparateur ==> Voir TPs. M.TAYARI Lassaad Page 5 /5 Chapitre 5