Notes

Chapitre
4
L’inverseur
L’inverseur est la composante la plus simple des circuits numériques : il n’y a que deux
transistors. Une analyse en détail de l’inverseur permettra de présenter les concepts qui
seront utilisés pour qualifier des circuits plus complexes. On s’intéresse notamment à la
performance dynamique de l’inverseur : sa vitesse, et la consommation de puissance, deux
éléments clés utilisés pour classifier les circuits intégrés 1 .
L’analyse de l’inverseur comporte deux volets :
1. Analyse DC : L’analyse DC permet de déterminer les niveaux de tension qui représentent
un 0 et un 1 logiques. C’est importante parce qu’il faut savoir quelle est la tension
de sortie ; si elle est trop faible ou trop élevée, il est possible que l’étage suivante ne
détecte pas correctement le niveau logique.
2. Analyse transitoire : Dans ce cas-ci, on s’intéresse à la vitesse à laquelle le circuit
transforme une entrée à une sortie. On utilisera le délai de propagation tp comme
caractéristique de mesure de la vitesse.
On verra par la suite comment dimensionner l’inverseur selon la charge qu’il doit alimenter. Deux cas se présentent : optimiser la dimension des inverseurs pour un nombre
fixe d’inverseurs, et déterminer le nombre optimal d’inverseurs pour alimenter une charge
quelconque.
4.1
Opération DC
La figure 4.1 montre l’inverseur CMOS (on spécifie le CMOS, parce qu’il existe d’autres
méthodes pour réaliser un inverseur, qu’on verra plus tard).
1. La majorité du contenu de ce chapitre provient de Rabaey et al.
1
CHAPITRE 4. L’INVERSEUR
VDD
Mp
Vin
Vout
Mn
CL
Figure 4.1 – Inverseur CMOS
L’inverseur CMOS est composé d’un NMOS et d’un PMOS, et d’une charge CL . La
charge CL représente l’ensemble des capacitances parasites qui sont branchées à la sortie.
On verra plus loin comment calculer cette capacitance de charge, et pourquoi elle est si
importante.
On analyse cas par cas l’inverseur CMOS de la figure 4.1.
1. Vin = 0V : Dans ce cas-ci, le NMOS sera OFF (parce que VGS = 0) et modélisé par un
circuit ouvert ; le PMOS sera ON, modélisé par une résistance Rp (la résistance Ron
calculée au Chapitre 3).
2. Vin = 2.5V : Dans ce cas-ci, le PMOS sera OFF (parce que VGS = 0) et modélisé par
un circuit ouvert ; le NMOS sera ON, modélisé par une résistance Rn (la résistance
Ron calculée au Chapitre 3).
On va définir deux termes importants pour caractériser tout circuit numérique :
1. VOH : la tension de sortie haute. C’est la tension maximale de sortie. Dans le cas de
l’inverseur CMOS, VOH = VDD .
2. VOL : la tension de sortie basse. C’est la tension minimale de sortie. Dans le cas de
l’inverseur CMOS, VOL = 0.
Ces deux paramètres permettent de caractériser l’inverseur CMOS. Pour les calculer, on
doit analyser l’inverseur en deux étapes :
1. On applique 0V à l’entrée, et on calcule la sortie Vout . Cette sortie Vout est la tension
VOH .
2. On applique 2.5V à l’entrée et on calcule la sortie Vout . Cette sortie Vout est la tension
VOL .
Cependant, on préfère plutôt avoir un seul paramètre : VM .
4.1.1
Calcul de VM
La tension VM représente le point milieu entre la transition de la sortie haute à la sortie
basse (ou vice-versa). Par définition, VM est calculé lorsque Vin = Vout .
Gabriel Cormier
2
GELE5340
CHAPITRE 4. L’INVERSEUR
Donc, pour calculer VM , on va poser que Vin = Vout = VM , et que le courant dans le
PMOS est le même que dans le NMOS. On aura :
IDn = −IDp
(4.1)
où IDn est le courant dans le NMOS, et IDp est le courant dans le PMOS (rappel : le courant
dans un PMOS est négatif). On écrit les équations de courant, en supposant un mode
d’opération (pour les deux transistors, ils sont en saturation de vitesse). On substitut alors
Vin = VM et Vout = VM dans les équations de courant, pour obtenir :
!
VDsatp
VDsatn
+ kp VDsatp VM − VDD − VT p −
=0
(4.2)
kn VDsatn VM − VT n −
2
2
Et on solutionne pour VM . Pour l’inverseur CMOS, ceci donne :
VDsatp
VDsatn
VT n + 2 + r VDD + VT p + 2
VM =
1+r
où
r=
kp VDsatp
kn VDsatn
=
νp W p
νn Wn
(4.3)
(4.4)
L’idéal pour un inverseur, c’est d’avoir VM à moitié chemin entre la transition de 0 à 1,
ou
1
(4.5)
VM = (VOH − VOL )
2
ce qui donne VM = 1.25V pour l’inverseur CMOS dans le processus à 2.5V. Pour obtenir
un VM = 1.25V, en utilisant les paramètres du processus CMOS générique, on trouve qu’il
faut que le rapport de dimensions PMOS/NMOS soit 3.5 : le PMOS doit être 3.5 fois plus
gros que le NMOS.
La tension VM varie plutôt de façon logarithmique : si on fait le PMOS 3 fois gros que
le NMOS, la tension VM est 1.22V au lieu de 1.25V, un petite différence. On utilisera donc
un PMOS 3 fois plus gros au lieu de 3.5 fois plus gros.
4.1.2
Calcul des marges de bruit
Un inverseur doit recevoir des entrées entre certaines valeurs pour fonctionner correctement. Si la valeur à l’entrée est trop haute ou trop basse, la sortie ne sera peut-être pas
correcte. On définit deux paramètres :
1. VIL , la tension d’entrée basse. Si la tension à l’entrée de l’inverseur est plus faible
que cette valeur, l’inverseur interprétera ceci comme un 0.
2. VIH , la tension d’entrée haute. Si la tension à l’entrée de l’inverseur est plus élevée
que cette valeur, l’inverseur interprétera ceci comme un 1.
Gabriel Cormier
3
GELE5340
CHAPITRE 4. L’INVERSEUR
Pour le bon fonctionnement d’un circuit numérique, il faut que VIL > VOL et VIH <
VOH .
La marge de bruit représente quelque peu l’espace de manoeuvre de l’inverseur : c’est
la tension qui peut être perdue ou gagnée, et l’inverseur fonctionnera quand même correctement.
N MH = VOH − VIH
N ML = VIL − VOL
(4.6)
(4.7)
Plus la marge de bruit est élevée, plus le circuit est robuste : il résiste mieux au bruit qui
pourrait influencer l’entrée.
Comment calculer les marges de bruit ? Il faut en premier calculer VOL et VOH . Ces
deux quantités seront calculées en simplifiant la courbe entrée-sortie de l’inverseur, donnée
à la figure 4.2.
Vout
VDD
VOH
1
a
VM
VOL
b
0
0
0
VM
VIL
Vin
1
VIH
VDD
Figure 4.2 – Courbe entrée-sortie de l’inverseur
On calcule en premier la pente g de la courbe a − b de la figure 4.2 :
g=
dVout
dVin
(4.8)
et ensuite, avec de la géométrie simple,
(g − 1)VM + VOL
g
(g − 1)VM + VOH
VIL =
g
VIH =
Gabriel Cormier
4
(4.9)
(4.10)
GELE5340
CHAPITRE 4. L’INVERSEUR
L’équation de Vout en fonction de Vin (pour le calcul de g) est obtenue de la même
façon que le calcul de VM , sauf qu’on ne fait pas de substitution Vin = VM et Vout = VM .
Après avoir écrit cette équation, on dérive par rapport à Vin , puis on remplace Vin = VM
et Vout = VM pour avoir une réponse.
4.2
Comportement dynamique
Le comportement dynamique de l’inverseur détermine la fréquence maximale d’opération. La vitesse de l’inverseur dépend des résistances et capacitances parasites, qui forment
un circuit RC (avec constante de temps). On peut aussi expliquer ceci en considérant qu’il
faut déplacer les charges accumulées sur les capacitances parasites. La vitesse à laquelle
on peut déplacer ces charges détermine la fréquence maximale d’opération.
4.2.1
Calcul des capacitances
La première chose à faire est de déterminer la capacitance totale de charge de l’inverseur. La capacitance de charge provient de trois sources : les capacitances parasites
de l’inverseur, la capacitance du fil qui connecte l’inverseur à l’étage suivant, et la capacitance d’entrée de l’étage suivant. La figure 4.3 montre les capacitances parasites qui
influencent le comportement dynamique de l’inverseur.
VDD
VDD
M2
Cgd12
Cdb2
Vin
Cdb1
Cg4
M4
Vout
Vout2
CW
Cg3
M3
M1
Figure 4.3 – Capacitances parasites qui influencent l’inverseur.
On veut grouper ces capacitances en une seule capacitance de charge de l’inverseur.
Pour accomplir ceci, il faudra s’assurer que toutes ces capacitances sont transformées à
des capacitances entre la sortie de l’inverseur et GND.
La capacitance de charge CL peut être séparée en deux composantes : une capacitance
Gabriel Cormier
5
GELE5340
CHAPITRE 4. L’INVERSEUR
interne Cint qui provient des capacitances de l’inverseur seulement, et une capacitance
externe Cext qui provient du circuit auquel la sortie est branchée.
Capacitance Cgd12
Il s’agit de la capacitance entre la grille de l’inverseur et le drain du PMOS et du NMOS.
Pour la période d’intérêt, les transistors sont soit en mode saturation ou blocage : la seule
composante de la capacitance est la capacitance de recouvrement. Cependant, cette capacitance n’est pas une capacitance dont les bornes sont entre la sortie et GND. On utilise
un principe appelé l’effet Miller 2 pour transformer cette capacitance à une capacitance
entre la sortie et GND. La capacitance sera multipliée par 2 pour avoir le même effet.
Cgd12 = Cgd1 + Cgd2 = 2COn Wn + 2COp Wp
(4.11)
Capacitances Cdb1 et Cdb2
Ce sont les capacitances entre le drain et le substrat du NMOS et du PMOS. Comme
on a vu au chapitre 3, ces capacitances sont non linéaires. On doit donc utiliser le facteur
d’équivalence Keq pour faire les calculs.
Cdb1 = Keqn Cj0n LDn Wn + 2Keqswn Cjsw0n (LDn + Wn )
(4.12)
Cdb2 = Keqp Cj0p LDp Wp + 2Keqswp Cjsw0p (LDp + Wp )
(4.13)
Capacitances du fil Cw
C’est la capacitance du fil entre l’inverseur et l’étage suivant. À moins que cette valeur
soit donnée, en général on peut l’ignorer parce qu’elle est plus faible que les capacitances
parasites.
Capacitances de grille Cg3 et Cg4
Dans ce cas-ci, on suppose que l’inverseur sous étude est branché à un autre inverseur. On suppose que la capacitance de sortance qui affecte l’inverseur est la somme des
capacitances de grille. C’est aussi la capacitance d’entrée de l’inverseur.
Cs = Cgn + Cgp
= (CGSOn + CGDOn + Wn Ln Cox ) + (CGSOp + CGDOp + Wp Lp Cox )
(4.14)
2. Voir un manuel comme Sedra pour une explication complète de l’effet Miller.
Gabriel Cormier
6
GELE5340
CHAPITRE 4. L’INVERSEUR
Capacitance interne
La capacitance interne Cint de l’inverseur est la somme des capacitances grille à drain
et drain à substrat :
Cint = Cgd12 + Cdb1 + Cdb2
(4.15)
Capacitance de charge totale
La capacitance totale de charge sera :
CL = Cint + Cext = Cgd12 + Cdb1 + Cdb2 + Cw + Cs
4.2.2
(4.16)
Calcul du délai
On modélise l’inverseur par un circuit RC, où la résistance R est la résistance du PMOS
ou du NMOS (selon l’entrée) et la capacitance est la capacitance CL . Puisqu’il s’agit d’un
circuit RC, il est facile de calculer la constante de temps.
On utilise le délai de propagation tp comme outil pour caractériser l’inverseur. Le délai
de propagation est le temps nécessaire pour obtenir une variation de 50% à la sortie. On
obtient alors, pour le délai de propagation d’une transition haut-à-bas :
tpHL = 0.69Rn CL
(4.17)
tpLH = 0.69Rp CL
(4.18)
et, de façon similaire,
Le délai de propagation de l’inverseur est donc :
Rn + Rp
1
tp = (tpHL + tpLH ) = 0.69CL
2
2
!
(4.19)
Autre approche
Une autre méthode pour calculer le délai est de modéliser le transistor qui est ON
comme une source de courant. En effet, puisque
i=C
Gabriel Cormier
7
dV
dt
(4.20)
GELE5340
CHAPITRE 4. L’INVERSEUR
on peut simplifier en disant
∆V
(4.21)
∆t
où Imoy est le courant moyen pendant la transition, C = CL la charge, ∆V est la variation
de tension et ∆t est l’intervalle de temps recherché.
Imoy = C
Pour calculer tpHL , le NMOS est ON, et donc la tension de sortie sera évaluée entre
VDD et VDD /2.
1
V − VDD /2
(4.22)
Imoy = (I(VDD ) + I(VDD /2)) = CL DD
2
tp
On isole pour trouver tp :
tp =
0.5CL VDD
Imoy
(4.23)
On peut simplifier cette équation en faisant le calcul de Imoy . Dans ce cas, on obtient :
1 CL 1
1
tp ≈
+
2 VDD kn kp
!
(4.24)
Exemple 1
Soit l’inverseur PMOS de la figure 4.4. Le PMOS est de dimension W /L = 1/0.25 et la
résistance RD est 48kΩ. Utiliser les paramètres du processus générique, sauf que λ = 0.
2.5V
Vin
Vout
RD
Figure 4.4 – Circuit de l’exemple 1
a. Calculer la tension de sortie haute VOH et la tension de sortie basse VOL .
b. Calculer la tension VM .
c. Calculer les marges de bruit de cet inverseur.
Gabriel Cormier
8
GELE5340
CHAPITRE 4. L’INVERSEUR
a. Pour calculer VOH , il faut analyser le circuit en appliquant Vin = 0. De plus, il faut
que le courant dans le PMOS soit égal au courant dans la résistance :
IDp = IRD
Pour le PMOS :
• VGT = VGS − VT = −2.1V,
• VDS = VOH − VDD = VOH − 2.5,
• VDsat = −1V
Puisque la tension de sortie devrait être près de l’alimentation, on suppose que Vmax est
VOH − 2.5. On a alors, pour le courant :
!
2
Vmax
V
0 W
kp
VGT Vmax −
= − OH
L
2
RD
!
2
(V − 2.5)
VOH
−30 × 10−6 (4) (−2.1)(VOH − 2.5) − OH
=−
2
48 × 103
On solutionne pour VOH et on obtient VOH = 2.3V. La supposition que Vmax est VOH − VDD
est correcte (VOH − VDD = −0.2V).
Pour calculer VOL , il faut analyser le circuit en appliquant Vin = 2.5V. Dans ce cas-ci,
le PMOS sera OFF, il n’y a aucun courant qui circule, et VOL = 0V.
b. Pour calculer VM , on utilise la procédure donnée auparavant. On applique Vin =
Vout = VM au circuit, puis on solutionne pour les courants.
Pour le PMOS :
• VGT = VGS − VT = VM − 2.5 − VT = VM − 2.1V,
• VDS = VM − VDD = VM − 2.5V,
• VDsat = −1V
Le VM devrait être près de la moitié de la transition, soit 1.25V. Dans ce cas-ci, Vmax serait
VGT . L’équation des courants est :
!
2
Vmax
V
0 W
VGT Vmax −
=− M
kp
L
2
RD
1 2
VM
−30 × 10−6 (4) (VGT
)=−
2
48 × 103
VM
−60 × 10−6 (VM − 2.1)2 = −
48 × 103
On solutionne pour VM et on obtient VM = 1.40V ou 3.15V. On rejette la solution de 3.15V
puisque c’est plus grand que VDD , et donc VM = 1.4V. La supposition que Vmax est VGT est
correcte (VM − 2.1 = −0.7V).
c. Pour calculer les marges de bruit, il faut calculer en premier la pente g. L’équation
de courant est presque la même que dans le calcul de VM . Pour le PMOS :
Gabriel Cormier
9
GELE5340
CHAPITRE 4. L’INVERSEUR
• VGT = VGS − VT = Vin − 2.5 − VT = Vin − 2.1V,
• VDS = Vout − VDD = Vout − 2.5V,
• VDsat = −1V
Le PMOS est dans la même zone d’opération que lors du calcul de VM , alors Vmax est VGT .
L’équation des courants est :
!
2
W
V
V
max
kp0
VGT Vmax −
= − out
L
2
RD
1 2
Vout
−30 × 10−6 (4) (VGT
)=−
2
48 × 103
Vout
−60 × 10−6 (Vin − 2.1)2 = −
48 × 103
Vout
2
−60 × 10−6 (Vin
− 4.2Vin − 4.41) = −
48 × 103
ce qui donne l’équation suivante de Vin en fonction de Vout :
2
Vout = 2.88(Vin
− 4.2Vin − 4.41)
On dérive par rapport à Vin pour obtenir :
g=
dVout
= 5.76Vin − 12.096
dVin
On évalue cette expression en remplaçant Vin = VM = 1.40V, pour obtenir g = −4.032 (g
doit être négatif).
On calcule maintenant les tensions d’entrée :
(g − 1)VM + VOL
= 1.75V
g
(g − 1)VM + VOH
VIL =
= 1.18V
g
VIH =
Les marges de bruit sont :
N MH = VOH − VIH = 0.55V
N ML = VIL − VOL = 1.18V
4.2.3
Réduction du délai
Pour réduire le délai de l’inverseur, il faut regarder aux équations 4.19 et 4.24. Premièrement,
si on réduit l’alimentation (VDD plus faible), on augmente le délai, comme le montre la
figure 4.5.
Gabriel Cormier
10
GELE5340
CHAPITRE 4. L’INVERSEUR
5
tp
4
3
2
1
1
1.5
2
2.5
VDD
Figure 4.5 – Délai normalisé en fonction de l’alimentation (normalisé pour VDD = 2.5V)
Une autre façon de faire est d’augmenter la taille de l’inverseur. Plus un inverseur est
gros, plus le délai est faible, puisque la résistance des transistors devient plus faible. Cependant, ceci augmente aussi la taille de la capacitance de jonction ; à un moment donné,
agrandir le transistor ne vaut plus rien.
4.3
Dimensionnement
On étudie ici deux problèmes de dimensionnement reliés aux inverseurs :
a. Si on a une série d’inverseurs branchés l’un après l’autre, de quelle dimension faut-il
faire ces inverseurs pour minimiser le délai ?
b. Si on a un inverseur branché à une charge connue, combien d’inverseurs faut-il pour
minimiser le délai ?
On pourrait croire à première vue qu’on minimise le délai en ayant un seul inverseur.
Cependant, ce n’est pas le cas. On verra qu’une série d’inverseurs de plus en plus gros
permet de minimiser le délai. Avant de trouver le délai minimum, il faut bien analyser le
délai de l’inverseur.
4.3.1
Délai d’un inverseur
On considère le modèle RC du délai. Selon l’équation 4.19, si Rp = Rn = Req , le délai de
l’inverseur est :
tp = 0.69Req CL
(4.25)
Gabriel Cormier
11
GELE5340
CHAPITRE 4. L’INVERSEUR
On peut diviser la capacitance de charge CL en deux composantes : une capacitance interne Cint qui provient des capacitances du PMOS et du NMOS, et une capacitance externe
Cext qui provient du fil Cw et de la charge Cs . On obtient :
tp = 0.69Req (Cint + Cext )
(4.26)
qu’on peut écrire sous un autre format :
C
tp = 0.69Req Cint 1 + ext
Cint
!
C
= tp0 1 + ext
Cint
!
(4.27)
(4.28)
où le délai tp0 représente le délai intrinsèque de l’inverseur ; c’est le délai de l’inverseur
quand il n’y a pas de charge.
Délai selon le dimensionnement
Quel est l’impact de la dimension de l’inverseur sur le délai ? On introduit un facteur
de dimension S, qui relie l’inverseur sous étude à un inverseur de dimension minimale
(un inverseur S fois plus gros que la taille minimale a Wn = SWnmin et Wp = SWpmin ). La
capacitance interne Cint est constituée des capacitances de jonction et capacitances Miller,
qui sont proportionnelles à W . Donc, Cint = SCiref . Les résistances sont aussi linéaires,
Req = Rref /S. Le délai est donc :
Rref
!
Cext
SCiref 1 +
tp = 0.69
S
SCiref
!
!
Cext
Cext
= 0.69Rref Ciref 1 +
= tp0 1 +
SCiref
SCiref
(4.29)
On en tire deux conclusions :
a. Le délai intrinsèque est indépendant de la dimension du transistor.
b. Un inverseur de dimension infinie aura le délai minimal, tp0 . Cependant, il y a peu
de gains à faire si la dimension est plus grande que 5.
4.3.2
Dimensionner une chaı̂ne d’inverseurs
Soit la série de N inverseurs de la figure 4.6. On cherche à dimensionner les inverseurs
pour minimiser le délai.
Gabriel Cormier
12
GELE5340
CHAPITRE 4. L’INVERSEUR
1
2
3
N
CL
Figure 4.6 – Série d’inverseurs
Pour accomplir ceci, il faut trouver un lien entre la capacitance interne Cint de l’inverseur et sa capacitance d’entrée. On a donc la relation suivante :
Cint = γCg
(4.30)
Dans l’équation précédente, γ est une constante de proportionnalité et dépend seulement
de la technologie utilisée. Dans la plupart des processus modernes, γ ≈ 1, ce qui veut dire
que la capacitance d’entrée d’un inverseur est environ égale à sa capacitance interne.
On peut réécrire l’équation 4.28 en fonction de ce paramètre technologique :
!
!
f
Cext
= tp0 1 +
tp = tp0 1 +
γCg
γ
où
f =
Cext
Cg
(4.31)
(4.32)
est la sortance de l’inverseur, le rapport entre sa capacitance de charge externe et sa capacitance d’entrée.
Selon la chaı̂ne d’inverseurs de la figure 4.6, le but est de minimiser le délai, où la capacitance du premier inverseur Cg1 (normalement de dimension minimale) et la capacitance
de charge CL sont connues et fixes.
Le délai pour un étage j est :
tp,j = tp0 1 +
Cg,j+1
!
γCg,j
= tp0 1 +
fj
γ
!
(4.33)
où la capacitance de charge externe d’un étage j est la capacitance d’entrée de l’étage
suivant j + 1.
Le délai total est la somme des délais :
tp =
N
X
j=1
Gabriel Cormier
tp,j = tp0
N
X
j=1
13
1+
Cg,j+1
γCg,j
!
(4.34)
GELE5340
CHAPITRE 4. L’INVERSEUR
Cette équation a N − 1 inconnues ; on doit donc prendre N − 1 dérivées partielles et les
mettre égal à 0. On solutionne le système d’équations pour trouver que :
q
Cg,j = Cg,j−1 Cg,j+1
(4.35)
C’est-à-dire que chaque inverseur est dimensionné d’un même facteur f . Le facteur f est
obtenu selon :
s
√
CL
N
(4.36)
f = N
= F
Cg,1
où F est la sortance effective totale :
F=
CL
Cg,1
(4.37)
Le délai minimum d’une chaı̂ne d’inverseurs est donc :
!
f
tp = N tp0 1 +
γ
(4.38)
Résumé : Pour une chaı̂ne d’inverseurs où le nombre d’inverseurs est donné (N ), pour
minimiser le délai, on doit en premier calculer la sortance globale (équation 4.37), puis
calculer le facteur de dimensionnement f de chaque étage (équation 4.36). Le premier
inverseur sera de dimension 1, le deuxième inverseur est f fois plus gros, le troisième
inverseur est f fois plus gros que le deuxième, ou f 2 fois plus gros que le premier, et ainsi
de suite.
4.3.3
Choisir le nombre d’étages
Un problème un peu plus complexe maintenant, c’est de choisir le nombre d’étages
qui permettra de minimiser le délai. L’équation du délai en fonction du nombre d’étages
est :
√
!
N
F
(4.39)
tp = N tp0 1 +
γ
On va dériver cette équation et mettre égale à zéro pour trouver un minimum :
√
N
√
∂tp0
F ln F
N
=γ+ F−
=0
∂N
N
(4.40)
ou, si on réarrange l’expression :
f = e1+γ/f
(4.41)
ce qui est une équation non linéaire. Il n’y a qu’une solution exacte si γ = 0. Dans ce cas-là,
le nombre optimal d’étages est N = ln(F), et la sortance de chaque étage est f = e1 = 2.72.
Gabriel Cormier
14
GELE5340
CHAPITRE 4. L’INVERSEUR
Si γ , 0, il faut résoudre l’équation de façon numérique, et on obtient un graphe de
fopt en fonction de γ, montré à la figure 4.7. La valeur qui nous intéresse ici est lorsque
γ = 1, ce qui donne fopt = 3.6.
5
fopt
4.5
4
3.5
3
2.5
0
0.5
1
1.5
γ
2
2.5
3
Figure 4.7 – fopt en fonction de γ
Donc, si on connaı̂t fopt , on peut calculer le nombre optimal d’étages :
N=
4.4
ln F
ln fopt
(4.42)
Consommation de puissance
Il reste maintenant à calculer la consommation de puissance de l’inverseur. L’inverseur CMOS présente des caractéristiques très intéressantes en termes de consommation
de puissance : en régime permanent, l’inverseur CMOS ne consomme pratiquement pas
de puissance.
La puissance consommée par un inverseur provient de trois sources principales :
a. Consommation dynamique
b. Consommation de court-circuit
c. Consommation statique
4.4.1
Consommation dynamique
La puissance dynamique provient du fait qu’on charge et qu’on décharge la capacitance de sortie de l’inverseur. Pendant un cycle où la sortie devient haute, la capacitance
Gabriel Cormier
15
GELE5340
CHAPITRE 4. L’INVERSEUR
de sortie est chargée à une valeur de VDD . La charge totale accumulée sur la capacitance
de sortie est :
Qt = CL VDD
(4.43)
Pendant la deuxième partie du cycle, la charge accumulée est déplacée par le NMOS à
GND. La puissance moyenne pendant un cycle est donc :
Pmoy = VDD IDD = VDD
Q
dQ
= VDD t
dt
T
(4.44)
où T est la période du cycle de chargement et déchargement. La puissance dynamique
consommée par l’inverseur est :
Pdyn = Pmoy = VDD
CL VDD
2
f
= CL VDD
T
(4.45)
où la fréquence f représente le nombre de fois que l’inverseur se charge et se décharge
par seconde. Il est plus commun d’utiliser la substitution suivante :
f = αfCLK
(4.46)
où α est le taux d’activité (entre 0 et 1) et fCLK est la fréquence d’horloge du circuit.
4.4.2
Consommation de court-circuit
Dans toutes les démonstrations effectuée jusqu’à présent, on a supposé que le temps
de montée et de descente des entrées est zéro. Ce n’est évidemment pas le cas. À cause
de ce temps de montée (descente) non nul des entrées, pour une brève période de temps
le PMOS et le NMOS sont ON en même temps. Il existe alors un chemin direct entre
l’alimentation VDD et la mise à terre GND. On peut approximer la puissance consommée
par l’équation suivante :
Pcc = tcc VDD Ipeak f
(4.47)
où tcc est le temps pendant lequel les deux transistors sont ON, et Ipeak est le courant maximal obtenu, et f est la fréquence de commutation (on utilise aussi la même substitution
que l’équation 4.46). Le temps tcc peut être approximé par :
tcc =
VDD − 2VT tr
VDD
0.8
(4.48)
où tr est le temps de montée (ou descente) du signal d’entrée.
De façon pratique, la puissance de court-circuit est minimisée lorsque le
temps de montée (descente) de l’entrée est le même que le temps de
montée (descente) de la sortie. [Veendrick, 1984]
Gabriel Cormier
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GELE5340
CHAPITRE 4. L’INVERSEUR
4.4.3
Consommation statique
La puissance statique est la puissance consommée lorsque l’inverseur est en régime
permanent. Bien que le NMOS ou le PMOS soit OFF, il existe quand même un faible
courant sous-seuil (de l’ordre du pA habituellement). La puissance statique est :
Pstat = Istat VDD
(4.49)
Cependant, cette puissance perdue augmente avec la température. Par exemple, à
85°C, le courant de fuite est 60 fois plus élevé qu’à la température de la pièce.
4.4.4
Puissante totale
La puissance totale dissipée par un inverseur est :
2
Ptot = Pdyn + Pcc + Pstat = (CL VDD
+ VDD Ipeak ts )αfCLK + VDD Istat
(4.50)
Dans un circuit CMOS typique, la dissipation dynamique est dominante. La puissance
de court-circuit peut être minimisée avec un bon design, et la puissance de fuite, pour le
moment, est négligeable.
On peut minimiser la puissance consommée en utilisant certaines méthodes :
• Pour minimiser la puissance dynamique, il faut réduire la tension d’alimentation
VDD (par contre ceci augmente le délai) ou réduire le nombre de transitions 0 → 1.
On peut réduire le nombre de transitions en faisant un bon design des circuits.
• On peut réduire la puissance de court-circuit en s’assurant que tpHL = tpLH : on
a démontré que pour des circuits complexes, ceci minimise la puissance de courtcircuit.
• La puissance statique peut être réduite en diminuant VDD et en s’assurant d’enlever
la tension aux parties non utilisées de la puce.
Gabriel Cormier
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