Latent - (CCT) du CNES
Transcription
Latent - (CCT) du CNES
Décharges Électrostatiques et Défauts Latents État de Lieu Bibliographique Roberto Reyna Latent Latent ou ou pas pas latent latent • Latent: – Present or potential but not evident or active – Pathology- in a dormant or hidden stage • Défaut latent dans un circuit électronique – « Un défaut latent est un défaut physique dans le composant, susceptible d ’évoluer et ne modifiant pas la fonctionnalité de ce dernier » 11 • Défiabilisation d’un circuit électronique – stress (n’importe lequel) hors spécification observé par un circuit 1 Présentation « Identification de défauts latents provoqués par un ESD » N. Guitard, M. Bafleur LAAS-CNRS La controverse ESDL • Les études de durée de vie ne sont pas concluants • La plupart de défauts latents sont des fuites dans les broches • Les protections intégrés devraient éviter les dégradations • La probabilité d’avoir un stress suffisamment grand pour provoquer un endommagement mais suffisamment faible pour pas provoque un défaut franc sont moindres • Les mécanismes ne sont pas bien connus • Les expérimentations restent peu concluantes • Très peu de publications et d’expérimentations rigoureuse sur les défauts latents Stress ESD Problème de fiabilité Indicateur de Stress Défaillance Oui Analyse de défaillance Non Modification paramétrique sous le seuil Non Défaut physique Oui Oui Défaut Latent ESD Non Life test FAIL PASS Robustesse intrinsèque ou défaut latent non activé ? Défaut Latent ESD Activé Stress ESD Problème de fiabilité Indicateur de Stress Défaillance Oui Analyse de défaillance Non Modification paramétrique sous le seuil Non Défaut physique Oui Oui Défaut Latent ESD Non Life test FAIL PASS Robustesse intrinsèque ou défaut latent non activé ? Défaut Latent ESD Activé Défauts autres que ESDL ? J. E. Vinson and J. J. Liou. "Electrostatic Discharge in Semiconductor Devices: An Overview" Proceedings of the IEEE, Vol. 86, No. 2 February 1998.. ESDL activé par un stress •Composants –commerciaux (74HC04) –spéciaux •Modèle ESD –HBM, CDM •Technique stress –Mono et multi impulsion –Stress par pas • Résultats –Soit un défaut latent, soit un durcissement du circuit en fonction du niveau de stress initial –Les défauts latents sont activés avec de décharges de stress « normalement » supportées en utilisation standard du circuit –Modèle d’injection de charge pour le mécanisme W. D. Greason, Z. Kucerovsky, and K. Chum, "Latent effects due to ESD in CMOS integrated circuits: Review and experiments" IEEE Trans. Ind. Applications, vol. 29, pp. 88-97, Jan./Feb. 1993. Les Oxydes et les ESDL •Composants –Mémoires MOS •Modèles –CDM •Techniques stress –Rampe de tension –Multi-impulsion •• Résultats Résultats –– 50 50 % % de de mémoires mémoires ont ont présenté présenté la la signature signature du du défaut défaut latent latent (courant (courant de de fuite) fuite) –– Ce Ce courant courant de de fuite fuite diminue diminue avec avec le le temps temps en en stockage stockage –– La La tension tension de de claquage claquage reste reste sensible sensible avec avec le le temps temps et et le le recuit recuit –– La La sensibilité sensibilité au CDM dépend du layout layout et et du du package package –– Modèle Modèle proposé proposé :: Melt Melt Ball Ball Model Model J. Reiner, “Latent gate oxide defects caused by CDM-ESD”. Proceedings of the EOS/ESD Symposium, 1995, vol. EOS-17, pp. 311-321. Les Travaux récents au CNES • Composants –Commerciaux •deux •deux technologies technologies et et fonctions fonctions différentes différentes • Modèles –HBM et CDM • Techniques stress –Multi impulsion et stress par pas –Life test • Résultats – Pour la première famille (convertisseur CAN BiCmos) il y a des composants qui sont défaillants à l ’issue du life-test – Pour la deuxième (AmpliOp Bipolaire) aucune défaillance en fin de life-test Défauts latents et ESD. Corinne Bestory. Rapport de stage. Qualité et Fiabilité de composants électroniques. Universite de Bordeaux I. 2003. Tableaux de résultats • On peut conclure à la présence d ’un défaut latent dans au moins deux composants dans les autres les défauts ne sont peut être pas activés Défauts latents et ESD. Corinne Bestory. Rapport de stage. Qualité et Fiabilité de composants électroniques. Universite de Bordeaux I. 2003. Comparaison de signatures • Étude comparatif sur 6 dispositifs CMOS –– ASIC ASIC disk disk drive, drive, Echo Echo cancellor, cancellor, Audio, Audio, Bus Bus interface, interface, Comm. Comm. for for vehicles vehicles et et une une RAM RAM statique statique • Trois modèles ESD: –– HBM HBM (Human (Human Body) Body) •• Deux Deux simulateurs simulateurs différents différents –– MM MM (Machine) (Machine) •• Deux Deux simulateurs simulateurs différents différents –– FCDM FCDM (Field-Induced) (Field-Induced) •• Système Système conçu conçu chez chez AT&T AT&T A Comparison of Electrostatic Discharge Models and Failure Signatures for CMOS IC Devices Kelly et al. EOS/ESD Symposium 95 Automotive Electronics Council Component Technical Committee Comparaison de signatures •• Un Un même même stress stress HBM HBM provoque provoque des des défaillances défaillances différentes différentes sur sur un un seul seul type type de de circuit circuit Circuit audio, techno 1.5µm 5volts Comparaison de signatures •• Différents Différents modèles modèles ESD ESD provoquent provoquent différents différents types types de de défaillance défaillance sur sur le le même même circuit circuit Comm. Vehicle, techno 1.2µm 5volts Comparaison de signatures •• Mais Mais aussi, aussi, les les trois trois modèles modèles ESD ESD peuvent peuvent provoquer provoquer le le même même claquage claquage de de l’oxyde l’oxyde Bus interface, techno 1.5µm 5volts Conclusions • Le nombre de publications sur la problématique ESDL est limité et relativement ancienne • Les techniques et les analyses et même la définition de défaut latent n’est pas la même pour tous • Les documents les plus récents font un résumé de la littérature et soulèvent l ’inquiétude que les ESDL posent sur la fiabilité • Pour le CNES il s ’agit en effet d ’un problème majeur sur la fiabilité de composants, cartes et systèmes électroniques