La simulation VHDL / Verilog / C++ / SystemC à un

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La simulation VHDL / Verilog / C++ / SystemC à un
La simulation VHDL / Verilog / C++ / SystemC à un rapport Prix / Performance inégalable
Le nouveau simulateur Riviera dispose d'une coeur de simulation (Kernel) unique (pour VHDL, Verilog, Edif, SystemVerilog et
SystemC) autorisant des performances de simulation maximales, adaptées à la simulation des systèmes ASIC et gros FPGA. Il
propose de nombreuses fonctionnalités intégrées et performantes pour la couverture de faute / code, le debug rapide, et
également l'accélération matérielle sur carte de prototypage grâce à la technologie Riviera-IPT.
Un noyau de simulation commun pour un maximum de performance
Riviera est fourni systématiquement avec :
Un "Design Browser" qui permet d'orchestrer (visualisation, déplacements, copie,
collage...) le projet (librairies, sources, macros, waves, profiler, résultats de
couverture...) et saisir l'information dans l'éditeur texte intégré.
Des outils de debug (analyse post simulation, analyse pas-à-pas, points
d'arrêts, monitoring et commande in-situ des variables et signaux du Design...)
avec le nouveau Waveform Viewer.
La nouvelle fenêtre "Advanced DataFlow" pour suivre les Drivers et Readers de chaque signal,
l'activité des Processes, la structure hiérarchique dynamique de connectivité du Design etc...
Des outils d'analyse de couverture de code capables de fusionner les résultats
de N simulations.
Un Code Profiler qui permet d'analyser l'activité et l'utilisation des ressources au sein de votre design, afin d'optimiser les temps
de simulation et éventuellement migrer les parties critiques du Design sur les cartes d'accélération Riviera-IPT.
Un "signal agent", mécanisme qui permet de lire et commander les signaux dans la hiérarchie d'un design sans router sur les
interfaces
Un mode Server Farm qui autorise l'exécution en réseau de simulateurs afin de distribuer les tâches de simulation sur
différentes machines, ce qui augmente fortement la vitesse résultante de simulation.
Une interface Swift (SmartModel - Synopsys) étendue qui permet entre autre le support de base de la famille Virtex II Pro
(PowerPC embarqué)
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