Design of Embedded Hardware and Firmware Titre - Moodle

Cours VHDL
Tools
Altera QuartusII
ModelSim-Altera
René Beuchat
Laboratoire d'Architecture des
Processeurs
[email protected]
RB - P2013
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QuartusII
RB - P2013
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Création Projet
• File  New Project Wizard
• !!! Pas d’espace dans les noms de
dossiers et de fichiers !!!
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Création projet
•
•
•
•
RB - P2013
Spécifier un dossier de projet
Donner un nom au projet
Donner un nom au fichier « TOP » du projet
Les noms peuvent être identiques ou différents
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Création Projet
• Il est possible de récupérer des fichiers de
projets précédents
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Création Projet
• Sélection FPGA
Pour DE0-nano  EP4C22F17C6
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Création Projet
• Sélection Outils supplémentaires
Simulation  ModelSim-Altera
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Création Projet
• Résumé des paramètres du projet  Finish
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Path ModelSim-Altera
• Définir le chemin pour outil de simulation
ModelSim-Altera:
• Tools  Options… 
 General  EDA Tools Options
 ModelSim-Altera:
Selon version et installation
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Fixe: \modelsim_ae\win32aloem
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Nouveau Fichier VHDL
• File  New…
Design Files
VHDL File
• OK
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1er programme
• Réalisation d’un compteur en BCD 4 bits:
Compte de 0 à 9  "0000" à "1001"
Et recommence
Autrement retourne à "0000"
A faire en VHDL
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Test1_VHDL: CntBCD
• Programme de base pour créer un
compteur simple BCD 4 digits:
• Entrées:
Mise à Zéro: nReset
Horloge:
Clk
actif à ‘0’
sur flanc montant
• Sorties:
Sortie du compteur:
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Q[3 ..0]
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Test1_VHDL
• Librairies de base et arithmétiques:
• library ieee;
• Use ieee.std_logic_1164.all;
• Use ieee.numeric.std;
• Le détail sera étudié plus tard
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Test1_VHDL
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
-- compteur 4 bits BCD
-- remise à 0 par nReset
-- compte sur flanc montant del'horloge
-- utilise facilité de la librairie numeric_std
entity CntBCD is
port(
Clk:
in
std_logic;
nReset: in
std_logic;
Q:
out std_logic_vector(3 downto 0)
);
end entity CntBCD;
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Test1_VHDL
•
•
architecture bhv of CntBCD is
signal iCntBCD: unsigned(3 downto 0); -- Signaux pour calculs internes
•
begin
•
Q <= std_logic_vector(iCntBCD);
•
•
•
•
•
•
•
•
•
•
•
•
pCntBCD: process( Clk, nReset)
begin
if nReset = '0' then
-- nReset actif à '0' et asynchrone
iCntBCD <= (others => '0');
elsif rising_edge(Clk) then
-- sur flanc montant de Clk
if iCntBCD < 9 then
iCntBCD <= iCntBCD + 1;
-- si CntBCD est <9, il est incrémenté
else
iCntBCD <= (others => '0'); -- autrement remis à 0
end if;
end if;
end process pCntBCD;
•
end architecture bhv;
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-- Sortie: Compteur avec cast du type
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Compilation et simulation
• Le fichier vhdl est sauvé dans Quartus II
• Puis Compilé
• Le simulateur ModelSim est appelé
 Tools  Run EDA Simulation Tool
 EDA RTL Simulation
 EDA Gate Level Simulation
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(fonctionnelle)
(temporelle)
ModelSim
Simulate 
Start Simulation…
Design,
choix du code à
simuler
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ModelSim, contraintes temporelle générées par Quartus
• Fichier post routage avec timing *.sdo
• OK
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ModelSim
Sélect et transfert
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Script de simulation: fichier *.do
•
•
•
•
•
•
•
•
restart
force -freeze sim:/cntbcd/clk 1 0, 0 {50000 ps} -r {100 ns}
force -freeze sim:/cntbcd/nreset 1 0
run 100 ns
force -freeze sim:/cntbcd/nreset 0 0
run 100 ns
force -freeze sim:/cntbcd/nreset 1 0
run 2000 ns
 Depuis fenêtre de commande: do
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sim.do
ModelSim, résultat de simulation fonctionnelle
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ModelSim, résultat de simulation temporelle
 délais
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ModelSim, résultat de simulation temporelle
 délais
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Chip Planner
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Netlist Viewers  RTL Viewer
DFF: if rising_edge(Clk)
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Netlist Viewers
 Technology Map Viewer (Post Mapping)
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Netlist Viewers
 Technology Map Viewer différentes représentations
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Nouvelle version: initialisation du compteur
• Le compteur est initialisé à 0000
• Compte en BCD 0..9 en boucle
Exercice:
• Rajouter des entrées pour initialiser le
compteur à une valeur initiale fournie sur
D(3 downto 0) en synchronisme avec
l’horloge si l’entrée Load activée.
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Créér un symbole pour Quartus
• File  Create/Update
•  Create Symbol File for Current File
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Fichier schéma
• File  New 
• Design File 
• Block Diagram/Schematic File
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Schéma, prendre symbole
• Prendre symbole créé
• <clic><clic> gauche ou
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Schéma, mettre les entrées sorties
• Spécifier les pins des entréessorties pour aller sur la carte DE0
•
Puis sélectionner la librairie pin
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Pins d'entrées-sorties
• Ou sélectionner symbole <clic> droite
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Affectation des pins
• Sauver le schéma Top_CntBCD.bdf
• Affectation des numéros de pins
Dépend du matériel utilisé.
DE0-nano
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Pins pour CntBCD
Signal nom
FPGA pin
Conn. Pin Nom
ExtDE0_LedSw
Clk
R9
GPIO_1_IN1
JoystikE_n
nReset
B3
GPIO_04
Button_n3
Q[3..0]
A12, D11, D12, B12
GPIO_030..33
Sw_LedA[3..0]
Load
A8
GPIO_0_IN0
Button_n0
D[3..0]
F9, E9, C9,D9
GPIO_022..25
Sw_LedB[3..0]
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Assignement des pins
• Assignement 
Assignement Editor
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Affectation des pins
• Résultat sur schéma après compilation:
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Chargement sur la carte FPGA DE0-nano
• Branchez la carte sur USB
• Bouton programmer
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Chargement sur la carte FPGA DE0-nano
Nom fichier à programmer (.sof)
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ExtDE0LedSw Top (Dessus)
Q[3..0]
nReset
Clock Est
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Essai sur carte
• Joystick sur la droite  Compte
• Bouton haut à gauche  nReset
• Affichage haut droite sur LEDs  binaire
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Carte DE0 Terasic
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• Connecteurs d'extensions DE0
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• Connecteur dessous
• 8 entrées analogiques
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ExtDE0LedSw Top (Dessus)
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ExtDE0LedSw Bottom (Dessous)
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