carte fille cas

PROJET CAVIAR
TESTS CARTE FILLE RECEPTEUR CENTRUM
3 décembre 2008
Révision 1.6
GANIL/GAP
A) POINTS CONCERNANT : SCHEMATIQUE
-> AJOUT ressources I /Os supplémentaires (G.WITTER)
B) POINTS CONCERNANT : PLACEMENT, ROUTAGE,
BOITIERS régulateurs M5 et M6 pas reliés au plan d’alimentation
PROBLEME : BOITIERS régulateurs M5 et M6 pas reliés au plan d’alimentation
CAUSE : vernis sur les 2 plages des régulateurs
SOLUTION : VIRER vernis sur fichiers de FAB
SOLUTION TEMPORAIRE : GRATER les surfaces aux scapel
PLUG de la carte IMPOSSIBLE
PROBLEME : BOITIER du régulateur M6 rentre en contact avec le connecteur J4
de la carte mère
CAUSE :
SOLUTION : REVOIR le placement de ce régulateur (en BOTTOM de préférence)
SOLUTION TEMPORAIRE : RETIRER le connecteur J4 de la carte mère
Inversion en FACE AVANT des lignes d’inspections IL1 et IL2
PROBLEME : IL2 est au dessus de IL1
CAUSE : IL1 => PX3 et IL2 => PX2 placement dans l’ordre des PX
SOLUTION :
C) POINTS CONCERNANT : CABLAGE
D) POINTS CONCERNANT la mise en œuvre du FPGA XILINX
OUTILS LOGICIELS
SYNPLFY PRO 9.01 (synthèse logique)
FICHIER issu de la synthèse TOP_FPGA.EDF à placer dans le répertoire
/CVAVIAR/source_EDIF_CF_centrum
ISE 9.2i (placeur routeur XILINX)
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MATERIEL :
PLATFORM CABLE USB (configuration et programmation) => PREFERABLE car
support de la famille SPARTAN 3AN
PARALLEL CABLE 4 (configuration et programmation) => NON TESTE
Utiliser PROM File Formatter avec fichier comme source TOP_FPGA.BIT
(IMPORTANT : régénérer l’ensemble a chaque modification avec un nom différent pour
le fichier .MCS de sortie pour être sur de la génération du fichier, SINON PLANTAGE
systématique de l’appli XILINX !)
REGENERER SYSTEMATIQUEMENT TOUTE LA GENERATION du fichier
PROM avec un nom différent
Utiliser le fichier génère XXX.MCS pour FLASHER
E) DIVERS
TESTS OK (réception timestamp …) avec programme : flash_19juin_ver4
EFFET de BORD
PROBLEME : la lecture des données du récepteur centrum (numéro d’évènement…)
est corrompu en fonction du retard du signal CT (GAMER ou GMT)
CAUSE : la lecture des données du récepteur centrum s’effectue après la prise en
compte de l’interruption issu du trigger TGV (signal OK) OR la trame centrum arrive
après le signal CT (variable par rapport au signal OK).
De plus avec une liaison longue distance (RX6 ou RX7) du centrum, ceci est encore
plus critique (CK plus longue…)
SOLUTION : ajout bit pour signifier que le récepteur centrum est prêt a être lu
EFFET de BORD module TGV sortie TM (TEMPS MORT)
PROBLEME : une fois le module TGV libéré (remontée du signal TM), le module ne
vois pas les déclenchements dans une fenêtre < 50ns, OR le GAMER est susceptible
d’envoyé un déclenchement au TGV dans cette fenêtre -> pas de requête CENTRUM
–> ERREUR du MERGE
CAUSE : VOIR A.LECOMTE
SOLUTION PROVISOIRE:retard de 50ns (ligne a retard passive) du signal TM
(TGV) vers INH (GAMER)
EFFET de BORD module TGV
PROBLEME : la lecture du registre MIS4 ne s’effectue pas a partir du contenu du
registre situé dans la carte fille réceptrice centrum
CAUSE : VOIR A.LECOMTE
SOLUTION : utilisation pour le bit RDY du registre STATUS9 (OK en lecture pour
la banque de registres intitulé STATUSx)
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TESTS OK (réception timestamp …) avec programme : flash_fpga_reference021208.mcs
CABLE CENTRUM courte distance TX1
CABLE CENTRUM longue distance (câble de 75m) TX6
Générateur poussé au MAXIMUM
Calculs CHECKSUM OPERATIONNEL
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