Travaux Pratiques - UFR - SFA Université de Savoie.

Université de Savoie
FPGA et VHDL
Travaux Pratiques
Codage d’applications en VHDL
1. Mise en route de la platine
En reprenant tous les étapes de création d’un projet VHDL (TD1), réaliser une application
simple de votre choix que vous pourrez vérifier sur votre platine. Pensez à suivre les
démarches proposées.
2. Jeu : Question pour un champion
Coder l’application du jeu question pour un champion vu en TD. Après avoir simuler votre
système, vous l’exécuterez sur la platine.
Vous rajouterez ensuite une fonctionnalité à votre système qui permet de faire en sorte que le
buzzer soit actif seulement pendant 500 ms.
3. Video Graphic Array (VGA)
Réaliser le projet de la liaison VGA.
Vous réaliserez les simulations de chacun des systèmes avant de le mettre en œuvre sur la
platine. Enfin, lorsque tous vos blocs fonctionnels seront codés, vous réaliserez le « top level
entity » en schematic.
4. ANNEXES :
4.1. Le projet
Créer un projet :
File>New Project Wizard
Afficher le « project navigator »
View>Utility Window>Project Navigator
Ajouter des fichiers au projet
Project>Add/Remove File in project
Changer la configuration du Projet (Device, etc….)
Assignement>Settings
Modifier l’ENTITY qui est en « Top Level »
Clic droit sur le fichier VHDL > Set as Top Level Entity
Créer une MegaFunction
Tool > MegaFunction Plug-in Manager
4.2. Compilation
Compiler :
Compilation > Start Compilation (compilation complète du projet)
Compilation > Analyse Current File (compilation du fichier courant)
Afficher le rapport de compilation
Processing > Compilation Report
Afficher le schéma RTL
Tool> Netlist Viewer>RTL Viewer
Affectation des broches du composant
Assignement>Assignement Editor
From : Vide
To >Node Finder > List > OK
Assignment Name > Location (Accept wildcards / groups)
Value : Valeur de la PIN
Créer un composant relatif au code VHDL écrit
Clic droit sur le fichier VHDL>Create Symbol File for Current File
Placer un composant sur le schématic
Edit>Insert Symbol
4.3. Simulation
Lancer «Altera U.P. Simulator »
Ouvrir un projet pour la simulation
File>Open Project
Créer un fichier Waveform
File>New Simulation Input File
Insérer un signal
Clic droit dans la colone “Name” > Insert node or bus>node finder (filter >pin all)>List
Modifier le temps de simulation
Edit > End Time > Time
Modifier les paramètres de la simulation (funtionnal ou timming et fichier WaveForm)
Assign>Simulator setting
Si vous modifier les I/O du projet source :
Processing>Generate Node Finder File
Générer la netlist de simulation fonctionnelle
Processing > Generate simulation functional netlist
Lancer la simulation
Processing > Start Simulation
4.4. Programmation du composant
Tool>Programmer>Start