docManuel de la carte Altera
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Manuel de la carte Altera
Carte de développement d’Altera Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Caractéristiques générales Un circuit FPGA EP20K200EFC484-2X (l’équivalent de 200'000 portes disponibles, plus 106'496 bits de RAM) Possibilité de configurer le processeur Nios dans le FPGA Une RAM statique 64Kx32 est directement connectée au FPGA, sous la forme de deux circuits 64Kx16 Une mémoire Flash RAM 512Kx16 permet le stockage de la configuration du FPGA Plusieurs entrées/sorties du FPGA sont disponibles à l’extérieur via des interrupteurs, des affichages ou des connecteurs Un port série RS-232 est connecté directement au FPGA Une horloge à 33MHz est connectée directement au FPGA Page 2 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Page 3 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Configuration du FPGA Deux configurations sont possibles pour le FPGA: • de l’extérieur • à partir de la mémoire Flash Le chargement de la configuration externe du FPGA (fichier .sof généré par Quartus) se fait via le câble ByteBlasterMV, reliant le connecteur JP3 de la carte (placé à côté du connecteur RS-232) avec un port paralèle du PC La mémoire Flash vient par défaut avec un processeur Nios 32 bits entièrement configuré, avec en plus un programme de test (le tout occupant autour du 30% du FPGA). Cette configuration est chargée toujours au moment du démarrage de la carte (ou de son reset) Page 4 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne En fait, au moment du démarrage, le contrôleur de configuration cherche dans la mémoire Flash une configuration y stockée par l’utilisateur. Et c’est seulement si cette configuration n’est pas trouvée que le processeur Nios est chargé Il est possible d’ignorer la configuration utilisateur en mettant un jumper dans le connecteur JP2 Les deux configurations, utilisateur et par défaut, chacune de 256 Kbytes, doivent se trouver dans les positions suivantes de la mémoire Flash: • 0x180000-0x1BFFFF: configuration de l’utilisateur • 0x1C0000-0x1FFFFF: configuration Nios par défaut Le moniteur qui accompagne le processeur Nios contient des routines pour l’écriture de la mémoire Flash (qui est mappée à partir de l’adresse 0x100000) Page 5 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Signaux d’horloge Un circuit d’horloge interne fournit un signal 33MHz, connecté au pin L6 du FPGA. Le même signal est disponible à l’extérieur via les pins 9 du connecteur JP10 et JP13 Un signal d’horloge interne peut être implémenté et envoyé à l’extérieur par le pin P5 du FPGA. Ce même signal peut être reinjecté au FPGA par le pin spécialisé N4. Pour être utilisé à l’extérieur, ce signal d’horlogé est passé un buffer et mis à disposition par les pins 11 des connecteurs JP10 et JP13 Deux signaux d’horloge peuvent être envoyés de l’extérieur, via les pins 13 du connecteur JP10 (connecté au pin K17 du FPGA) et du connecteur JP13 (connecté au pin M18 du FPGA) Page 6 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne pin 9 de JP10 pin 9 de JP13 33MHz pin 13 de JP10 pin 13 de JP13 L6 K17 M18 N4 Page 7 CLK2 P5 pin 11 de JP10 pin 11 de JP13 CLK3 CLK1 CLK4 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Entrées/sorties disponibles Trente-un pins du connecteur JP8. Le numéro du pin correspondant du FPGA est indiqué sur la figure suivante (le pin 5 du connecteur JP8 est connecté, par exemple, au pin P4 du FPGA). Le connecteur JP8 fournit en plus le signal GND sur plusieurs pins Page 8 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Onze pins du connecteur JP9. Le numéro du pin correspondant du FPGA est indiqué sur la figure suivante (le pin 5 du connecteur JP9 est connecté, par exemple, au pin M20 du FPGA). Le connecteur JP9 fournit en plus le signal GND Page 9 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Le connecteur JP10 fournit les signaux d’alimentation GND et +3.3V (pour une charge maximale de 500mA), plus des signaux d’horloge Page 10 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Vingt-neuf pins du connecteur JP11. Le numéro du pin correspondant du FPGA est indiqué sur la figure suivante (le pin 15 du connecteur JP11 est connecté, par exemple, au pin N17 du FPGA). Le connecteur JP11 fournit en plus plusieurs signaux de terre (GND) Page 11 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Douze pins du connecteur JP12. Le numéro du pin correspondant du FPGA est indiqué sur la figure suivante (le pin 5 du connecteur JP12 est connecté, par exemple, au pin R18 du FPGA). Le connecteur JP12 fournit en plus les signaux d’alimentation (GND et +5V, pour une charge maximale de 50mA) Page 12 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Le connecteur JP13 fournit les signaux d’alimentation GND et +3.3V (pour une charge maximale de 500mA), plus des signaux d’horloge Page 13 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Un affichage 7 segments à deux caractères. Le numéro du pin du FPGA connecté à chaque segment de l’affichage est donné à la figure suivante. Un segment s’allume lorsqu’un 0 est envoyé sur la sortie correspondante du FPGA Page 14 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Un bloc de 8 interrupteurs (SW1). Le numéro du pin du FPGA connecté à chaque interrupteur est donné à la figure suivante. Le FPGA voit un 1 lorsque l’interrupteur correspondant est à la position OPEN Page 15 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Cinq boutons poussoirs (SW3, SW4, SW5, SW6, SW7) et deux LEDs (LED1 et LED2). Le numéro du pin du FPGA connecté à un bouton ou un LED est donné à la figure suivante. Le FPGA voit un zéro lorsque le bouton correspondant est pressé. Les LEDs s’allument lorsqu’un 1 est envoyé à la sortie correspondante du FPGA Page 16 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Le bouton SW3 est marqué CLEAR, mais sa fonction dépend entièrement de l’utilisateur (il est connecté à l’entrée N7 du FPGA) Le bouton poussoir SW2 est un power-on reset: chaque fois qu’il est pressé, le système reçoit un reset général et le FPGA est chargé avec la configuration par défaut stocké dans la mémoire Flash (le processeur Nios 32 bits) Page 17 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Connecteur RS232 Le connecteur J3 fournit une connexion RS-232 standard Les pins de J3 sont directement connectés au FPGA, de façon à permettre l’implémentation interne d’un contrôleur sériel Il est possible d’implémenter deux UART sans hardware handshaking Page 18 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Ou un seul UART avec hardware handshaking Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Page 19 Connecteur VGA La prise VGA fabriquée au LSL possède un connecteur 10 pins organisé de la façon suivante: 1 3 5 7 9 2 4 6 8 10 1: 2: 3: 4: 5: 6: GND R G B hsync vsync Cette prise peut être connecté, par exemple, sur le connecteur JP9 de la carte. Le brochage à faire du côté FPGA serait alors: Page 20 pin VGA pin JP9 pin FPGA GND 1 14 M16 R 2 13 M6 G 3 12 J2 B 4 11 J1 hsync 5 10 N2 vsync 6 9 K3 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Mémoire RAM statique 16 16 data data RAM0 16 FPGA addr addr CS CS OE OE WE BLE WE BLE BHE BHE Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne Page 21 RAM0 RAM1 data15 D7 B10 addr15 C2 data14 H10 B11 addr14 D2 data13 F9 F11 addr13 D3 data12 C6 G13 addr12 C1 data11 D6 G12 addr11 C3 data10 C5 D10 addr10 A4 data9 E8 H12 addr9 A3 data8 F8 C10 addr8 B4 data7 G9 C9 addr7 B5 data6 D5 G11 addr6 A5 data5 D4 F10 addr5 A6 data4 E7 C8 addr4 B6 data3 D8 D9 addr3 B7 data2 G10 E10 addr2 A7 data1 H11 E9 addr1 B8 data0 C4 C7 addr0 D1 Page 22 RAM1 RAM0-1 Eduardo Sanchez Ecole Polytechnique Fédérale de Lausanne RAM0 RAM1 WE E6 E6 OE A2 A2 CS E4 E2 BLE F5 F4 BHE F2 H5
