CV (558,4 Kio) - Matthieu Payet

Matthieu
PAYET
Curriculum vitae
24, rue Saint-Maurice, Résidence le Borée
69008 Lyon
France
H 06 89 86 49 75
B [email protected]
Í www.mpayet.net
matthieu.payet
Né le 01/08/1986 en France
Expérience professionnelle
2015–2016 Enseignant/chercheur ATER, Université Grenoble Alpes, Grenoble.
Activités d’enseignement : architecture des processeurs, VHDL, modélisation des systèmes.
Activités de recherche : synthèse de systèmes basés sur les NoC.
2012–2014 Ingénieur doctorant, Adacsys, Palaiseau (Île de France).
Thèse CIFRE.
Détails des activités :
{ Dans le cadre du doctorat:
- Extraction du parallélisme par exécution symbolique de programmes Python
- Synthèse de haut niveau de circuits basés sur les réseaux sur puce (NoC)
- Développement d’un logiciel de synthèse en Python pour l’informatique reconfigurable
(circuits FPGA)
- Définition de modèles mathématiques pour l’utilisation en ressources des NoC sur
FPGA.
- Développement d’un réseau sur puce (NoC) pour FPGA
- Développement d’outils de type HLS (High Level Synthesis) à partir de Python
- Développement de cartes électroniques à base de FPGA Xilinx et Microsemi
{ Développement d’outils logiciels pour la vérification des circuits sur FPGA
{ Développement d’interfaces graphiques (Gtk, Python)
2012 Ingénieur d’application, Adacsys, Palaiseau.
Conception et développement de PCB (FPGA) et développement d’interfaces graphiques
2011 Stage de fin d’étude d’ingénieur, Adacsys, Palaiseau.
Mise au point du Bus PCI express sur FPGA Virtex 5 et 6.
2010 Stage ingénieur, Supersonic Imagine, Aix en Provence.
Réalisation d’une passerelle entre le diagnostic et la simulation d’une carte électronique
2010 Stage ouvrier, Schneider Electric, Dijon (Longvic).
Montage, assemblage des produits dans une usine de montage des canalisations électriques
Canalis
Formation
2012–2015 Doctorat, spécialité micro-électronique, Université Jean-Monnet, Saint-Étienne.
{ Équipe image du laboratoire Hubert Curien
{ Sujet : conception de systèmes programmables basés sur les NoC par synthèse de haut
niveau, analyse symbolique et contrôle distribué
2011–2012 Master 2 Management, IAE Grenoble, Grenoble.
Spécialité Administration des Entreprises (MAE)
2008–2011 Diplôme d’ingénieur en informatique industrielle et instrumentation (3i),
Polytech’Grenoble’, Grenoble.
Spécialité Électronique
2006–2008 DEUG Génie Électrique et Génie des procédés (GEGP), Université Claude
Bernard, Lyon.
Sujets de recherche
Réseaux sur Puce, synthèse de systèmes (HLS), calcul haute performance (HPC) sur FPGA.
Enseignements
2015-2016 Poste ATER, Polytech’Grenoble, Grenoble.
200 heures Eq.TD - les 3 années du cycle d’ingénieur IESE (ex 3i)
{ Cours magistraux d’architecture des processeurs
{ TD et TP de VHDL, de SystemC, de systèmes Unix, d’algorithmique et de programmation
en C
2015 Vacataire, Polytech’Grenoble, Grenoble.
32 heures TP - Projet Unix - Cycle d’ingénieur 3i, 2ème année
{ Conception d’un client à plusieurs processus, communiquant avec un serveur, en utilisant
la plupart des mécanismes IPC : mémoire partagée, messagerie, pipe, sémaphores...
2013 Vacataire, Télécom Saint-Étienne, Saint-Étienne.
15 heures de TD - Systèmes Embarqués - Cycle d’ingénieur, 2ème année
{ Découverte d’un SoC (System on Chip) et de la programmation pour l’embarqué
- PSoC de Cypress avec ARM Cortex-M3, FPGA et électronique analogique
- Découverte des deux modes de programmation : langage C et assembleur
- Travaux pratiques : communication avec les périphériques et découverte du DMA
Publications
Matthieu Payet, Virginie Fresse, Frederic Rousseau, and Pascal Remy. Dynamic data
flow analysis for noc based application synthesis. In 2015 International Symposium
on Rapid System Prototyping (RSP), pages 61–67. IEEE, 2015.
Virginie Fresse, Catherine Combes, Matthieu Payet, and Frédéric Rousseau. Methodological framework for noc resources dimensioning on fpgas. The 2nd International
Workshop on Design and Performance of Networks on Chip (DPNoC 2015), 56:391–
396, 2015.
Virginie Fresse, Catherine Combes, Matthieu Payet, and Frédéric Rousseau. Noc
dimensioning from mathematical models. International Journal of Computing and
Digital Systems, 5:2, 2016.
Matthieu Payet, Virginie Fresse, and Frederic Rousseau. Extraction du parallélisme
à l’exécution pour la synthèse d’applications basées sur un noc. In conférence en
parallélisme architecture et système (Compas), 2015.
Activités de relectures
2015 Reviewer, pour la conférence DPNoC 2015.
The 2nd International Workshop on Design and Performance of Networks on Chip
Autres participations à des conférences (présentation de posters)
2013 Colloque national du GDR SOC–SIP, Lyon.
YANGO : déploiement optimisé d’algorithmes sur FPGA autour d’un NoC
2013 Journées scientifiques SEmba 2013, Lyon.
Génération automatique d’applications déployées sur un NoC
Compétences en informatique
Langages VHDL, Python, C, C++, bash,
maitrisés LATEX, tcl
Projet SyntheSys - outil de synthèse de
open-source systèmes FPGA
développé
Gtk3, Django,
Langues
Français Langue maternelle
Anglais TOEIC : 885 en Avril 2010
Allemand Notions
Loisir et bénévolat
2015–2016 Conception et administration d’un site internet, Paroisse Saint-Maurice Lyon
8e.
2009–2011 Coupe de France de robotique.
Président d’association
Réalisation de cartes à base de FPGA Microsemi
Programmation sur microcontrôleurs
Programmation de micro-contrôleurs Microchip (dsPIC33F)
2008–2015 Bénévole Festival d’Apt (84), Tréteaux de nuits.