Micro-électronique (GIF-4201/GEL-7016)

Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
Micro-électronique
(GIF-4201/GEL-7016)
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II
J
I
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Professeur: Benoit Gosselin
courriel: [email protected]
bureau: Pouliot 2114
page web du cours: http://GIF4201.gel.ulaval.ca
Département de génie électrique et informatique
Université Laval
Hiver 2011
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Conception du cours: Sébastien Roy
et Benoit Gosselin
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
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4 Logique combinatoire en CMOS
4.1. Caractéristiques de passage des Tr. MOS
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
• Les transistors MOS agissent dans les circuits numériques
comme des interrupteurs commandés (par la grille).
• Un tel interrupteur peut être normalement fermé (i.e. en
conduction si la grille est à ’0’ → nFET) ou normalement
ouvert (i.e. éteint si la grille est à ’0’ → pFET).
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JJ
II
• Toutefois, les MOSFETs correspondent à des interrupteurs non-idéaux car
– ils ont une résistance non-nulle en conduction;
J
I
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– leur résistance n’est pas infinie lorsqu’ils sont éteints;
– le passage des niveaux logiques n’est pas parfait.
Caractéristiques de passage
Caractéristiques de . . .
Conception de . . .
VDD
Portes logiques . . .
VDD
VTn
Portes de transmission
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Vy = 0 V
Vx = 0 V
Vy = VDD − VTn
Vx = VDD
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0V
0V
VTp
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Vx = VDD
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Vy = VDD
Vx = 0 V
Vy = −VTp
4.2. Conception de portes logiques CMOS
Caractéristiques de . . .
Conception de . . .
Fonction
combinatoire
Portes logiques . . .
Portes de transmission
• Il s’agit de développer la fonction
logique en portes logiques...
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Portes logiques
• d’implanter le circuit résultant avec un
réseau de transistors en
– minimisant le nombre de transistors;
– minimisant la surface de l’ensemble
en agissant sur les tailles de transistors, le nombre d’interconnections,
de vias, etc.
Réseau nMOS
Réseau pMOS
Batonnets/
Masque symbolique
– minimisant les délais.
Polygones /
Masque physique
4.3. Portes logiques complémentaires en CMOS
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Méthode de conception CMOS pour les portes logiques de base:
– Les entrées commandent en parallèle un groupe de commutation
nFET et un groupe de commutation pFET
– A toute entrée correspond une paire complémentaire nFET / pFET.
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– Toute connection entre la sortie et VDD est commandée par des
pFETs.
– Toute connection entre la sortie et VSS est commandée par des
nFETs.
– A tout moment, au moins un nFET ou un pFET doit être en
activité afin que la sortie soit toujours dans un état bien défini.
• On note également que:
– L’opération des nFETs et des pFETs est complémentaire en
mode statique.
– Les deux groupes ne peuvent être actifs en même temps qu’au
moment des transistions.
L’inverseur
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
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• En examinant la table de vérité ou la table de Karnaugh,
on exprime la fonction à réaliser sous forme d’une équation booléenne redondante, en séparant les termes qui
donnent 1 et les termes qui donnent 0.
• Pour l’inverseur, on a:
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y = x̄ · 1 + x · 0.
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• A tout terme donnant 1 correspond un tracé pFET; tout
terme donnant 0 correspond à un tracé nFET.
L’inverseur
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
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VDD
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VDD
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y
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x
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VSS
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y
Porte Non-OU
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Une porte Non-OU (NOR) à 2 entrées est caractérisée par
l’équation booléenne suivante:
y = x¯1 x¯2 · 1 + x¯1 x2 · 0 + x1 x¯2 · 0 + x1 x2 · 0 = x1 + x2
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• L’équation se réduit à
y = x¯1 x¯2 · 1 + x1 · 0 + x2 · 0
Porte Non-OU
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
• Les entrées inversées pilotent des pFET; les entrées directes des nFET.
Portes de transmission
• Chaque terme correspond à un tracé vers VDD et un tracé vers VSS .
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• Un produit correspond à des transistors en série, une somme à des
transistors en parallèle.
• C’est l’arrangement série-parallèle.
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VDD
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y = x1 + x2
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Porte Non-OU-3
Caractéristiques de . . .
Conception de . . .
• La méthode se généralise...
Portes logiques . . .
Portes de transmission
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• L’équation se réduit à
y = x¯1 x¯2 x¯3 · 1 + x1 · 0 + x2 · 0 + x3 · 0
y
Porte Non-OU-3
Caractéristiques de . . .
Conception de . . .
• 3 pFETs en série, 3 nFETs en parallèle.
Portes logiques . . .
Portes de transmission
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• Le réseau n réalise la fonction OU (parallèle).
• Le réseau p est complémentaire → réseau dual.
VDD
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y = x1 + x2 + x3
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Porte Non-OU-4
Caractéristiques de . . .
Conception de . . .
• Et ainsi de suite...
Portes logiques . . .
Portes de transmission
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• L’équation s’exprime
y = x¯1 x¯2 x¯3 x¯4 · 1 + x1 · 0 + x2 · 0 + x3 · 0 + x4 · 0
Porte Non-OU-4
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
VDD
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y = x1 + x2 + x3 + x4
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x3
x4
Porte Non-ET
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Une porte Non-ET (NAND) à 2 entrées est caractérisée
par l’équation booléenne suivante:
y = x¯1 x¯2 · 1 + x¯1 x2 · 1 + x1 x¯2 · 1 + x1 x2 · 0 = x1 x2
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• L’équation se réduit à
y = x1 x2 · 0 + x¯1 · 1 + x¯2 · 1
Porte Non-ET
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Contrairement à la porte Non-OU, les nFETs sont en série, les pFETs
en parallèle.
• A cause de la plus grande mobilité des électrons les nFETs sont plus
rapides que les pFETs à dimensions égales.
page d’accueil
• Donc, il est préférable au point de vue rapidité de mettre les nFETs
en série.
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I
• Logique à base de portes Non-ET + rapide que logique à base de
portes Non-OU.
VDD
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y = x1 · x2
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Porte Non-ET-3
Caractéristiques de . . .
Conception de . . .
• La méthode se généralise ici aussi...
Portes logiques . . .
Portes de transmission
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• L’équation se réduit à
y = x1 x2 x3 · 0 + x¯1 · 1 + x¯2 · 1 + x¯3 · 1
y
Porte Non-ET-3
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
VDD
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I
y = x1 · x2 · x3
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x1
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Portes composées
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
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I
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• La logique CMOS s’articule autour de 3 portes de base:
l’inverseur, non-ET, non-OU.
• On peut souvent réaliser des fonctions combinatoires plus
complexes en assemblant ces portes de base.
• Toutefois, certaines fonctions combinatoires “complexes”
peuvent être réalisées directement, à un coût moindre en
transistors.
Portes composées
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Soit une fonction combinatoire à 4 entrées de forme OUET-INVERSE (OAI)
y = (x1 + x2 )(x3 + x4 )
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• La fonction s’exprime donc:
y = x¯1 x¯2 + x¯3 x¯4
x1
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x4
y
Portes composées
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• On désire d’abord réaliser le réseau p, donc on isole les ’1’
dans la table de Karnaugh.
y = x¯1 x¯2 + x¯3 x¯4
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page titre
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VDD
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y
Portes composée OAI22
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Pour réaliser le réseau n, on isole les ’0’ dans la table de
Karnaugh.
y = (x1 + x2 )(x3 + x4 )
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x2
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• La fonction s’exprime donc:
ȳ = x2 x4 + x1 x3 + x1 x4 + x2 x3 = (x1 + x2 )(x3 + x4 )
Portes composée OAI22
Caractéristiques de . . .
Conception de . . .
• Réseau n correspondant à l’équation
Portes logiques . . .
Portes de transmission
ȳ = x2 x4 + x1 x3 + x1 x4 + x2 x3 = (x1 + x2 )(x3 + x4 )
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y
x1
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Portes composée OAI22
Caractéristiques de . . .
Conception de . . .
VDD
Portes logiques . . .
Portes de transmission
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x1
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x1
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x3
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Portes composée AOI22
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Soit une fonction combinatoire à 4 entrées de forme ETOU-INVERSE (AOI)
x2
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x4
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x1
0
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• La fonction s’exprime donc:
y = x¯1 x¯4 + x¯1 x¯3 + x¯2 x¯3 + x¯2 x¯4 = (x¯1 + x¯2 )(x¯3 + x¯4 )
y
Portes composée AOI22
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
VDD
page titre
JJ
II
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I
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• La porte est composée d’un réseau
pFET réalisant y = (x¯1 + x¯2 )(x¯3 +
x¯4 ) et d’un réseau nFET réalisant
ȳ = (x¯1 + x¯2 )(x¯3 + x¯4 )
= (x¯1 + x¯2 ) + (x¯3 + x¯4 )
= x1 x2 + x3 x4 .
x1
x2
x3
x4
x1
x3
x2
x4
Portes complexes
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Soit une porte plus complexe:
page d’accueil
x1
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x2
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I
y
x3
x4
x5
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• Directement par inspection du schéma, on a:
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ȳ = x4 x5 (x2 + x3 ) + x2 x3 + x1
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Portes complexes
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Réseau nMOS équivalent:
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y
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x2
x3
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x1
x4
x5
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ȳ = x4 x5 (x2 + x3 ) + x2 x3 + x1
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Construction du dual
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
page titre
• Méthode 1: simple application du théorème de deMorgan:
JJ
II
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I
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y =
=
=
=
x4 x5 (x2 + x3 ) + x2 x3 + x1
(x4 x5 (x2 + x3 ))(x2 x3 )x¯1
(x4 x5 + (x2 + x3 ))(x¯2 + x¯3 )x¯1
(x¯4 + x¯5 + x¯2 x¯3 )(x¯2 + x¯3 )x¯1
Construction du dual
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
• Réseau pFET équivalent à
Portes de transmission
y = (x¯4 + x¯5 + x¯2 x¯3 )(x¯2 + x¯3 )x¯1
page d’accueil
VDD
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I
x1
x2
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x5
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y
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Le circuit complet
Caractéristiques de . . .
Conception de . . .
VDD
Portes logiques . . .
Portes de transmission
x1
page d’accueil
x2
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x2
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y
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x1
x4
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Optimisations électriques - 1
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Raccourcissement du parcours alimentation-sortie
page d’accueil
VDD
page titre
VDD
x1
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I
x2
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y
x2
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x5
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x2
x1
x4
y
x2
x1
x4
x3
x5
x3
Optimisations électriques -2
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• Diminution de la capacité parasite de sortie
page d’accueil
page titre
VDD
JJ
II
VDD
x1
x3
x4
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x2
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x2
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x2
y
x3
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x1
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x2
x2
x3
Construction du dual
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
• Méthode 2: théorie des graphes
• On trace un graphe correspondant au réseau n; les arêtes
correspondent aux transistors.
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II
y
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I
y
x2
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x3
A
A
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B
x5
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x3
C
x4
x1
C
B
x5
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x1
Construction du dual
Caractéristiques de . . .
Conception de . . .
• On trace ensuite le graphe dual.
Portes logiques . . .
Portes de transmission
• Ce dernier traverse le graphe original...
• ... de manière à traverser une seule fois toutes ses arêtes.
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• Les cycles du graphe original correspondent à des sommets dans le
graphe dual.
page titre
• Les sommets extérieurs correspondent à VDD et y.
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y
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x2
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A
D
x4
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y
B
x3
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x5
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VDD
x3
C
x1
Construction du dual
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
• À partir du graphe dual, on construit le réseau p.
page d’accueil
page titre
JJ
VDD
II
y
x2
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x1
I
x2
A
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D
x4
y
B
x3
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quitter
x2
x3
D
C
x2
x1
x4
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plein écran
VDD
x3
x5
x3
y
Porte XOR
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
page titre
JJ
II
J
I
VDD
• La porte OU-exclusif (XOR) peut
être réalisée par l’approche AOI.
• Cependant, l’équation booléenne
n’est pas immédiatement sous forme
AOI:
x1
x¯1
x¯2
x2
x¯1
x1
x¯2
x2
y = x1 ⊕ x2 = x¯1 x2 + x1 x¯2 .
• À partir de la table de vérité, on a:
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ȳ = x1 x2 + x¯1 x¯2 .
revenir
plein écran
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quitter
ce qui correspond à la forme AOI22.
Porte XNOR
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
page titre
JJ
II
J
I
• La même approche s’applique
pour la porte NON-OU-exclusif
(XNOR).
• Cette fois, l’équation booléenne
présente directement la forme
voulue:
VDD
x¯1
x2
x1
x¯2
x¯1
x1
x2
x¯2
y = x1 ⊕ x2 = x¯1 x2 + x1 x¯2 .
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revenir
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quitter
• Donc, le même circuit peut être
employé que pour la porte XOR en
interchangeant x2 et x¯2 .
4.4. Portes de transmission
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
page titre
JJ
II
J
I
• La porte de transmission est composée de 2 transistors
complémentaires en configuration horizontale.
• Ceci permet une transmission parfaite des niveaux logiques
en fonction de la commande s.
x
ssi s = 1
y=
’z’ autrement
s̄
s̄
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revenir
x
y
x
y
plein écran
s
fermer
quitter
s
Caractéristiques de passage
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
• La porte de transmission permet le passage parfait des
niveaux logiques.
page titre
JJ
II
J
I
s̄ = VSS
s̄ = VSS
page 40 de 50
x = VSS
y = VSS
x = VDD
y = VDD
revenir
s = VDD
plein écran
fermer
quitter
s = VDD
Multiplexeurs
Caractéristiques de . . .
Conception de . . .
Portes logiques . . .
Portes de transmission
page d’accueil
page titre
JJ
II
J
I
page 41 de 50
• Étant donné ses caractéristiques
idéales, la porte de transmission
sert souvent de brique de base en
conception logique.
• Les multiplexeurs constituent une
application naturelle des portes de
transmission
quitter
s̄
y
x1
s
• Multiplexeur 2 à 1: y = x0 s̄ + x1 s.
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x0
• Toutefois, elle implique un inverseur pour la commande s̄.
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s
Multiplexeurs
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Portes de transmission
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JJ
II
J
I
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• Grâce aux portes de transmission, la technologie CMOS
possède ceci de particulier: un multiplexeur 2 à 1 est aussi
simple (4 transistors) qu’une porte logique à 2 entrées.
• L’utilisation des portes logiques comme unité fondamentale des circuits logiques n’est donc pas tout-à-fait appropriée.
• Pour réaliser un multiplexeur 2 à 1 avec des portes logiques,
il faut 3 portes (2 ET, une OU) ou une porte AOI22 et
un inverseur (10 transistors!)
Portes XOR (2e version)
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• On peut interpréter la porte
XOR comme un inverseur commandé.
• En effet, on a:
x2
y=
x¯2
x1
x2
si x1 =0
si x1 =1
x¯1
y
• On peut donc l’implanter à
partir d’un mux.
• Coût:
8 transistors avec
l’inverseur implicite, 8 pour
l’approche AOI.
x1
Porte OU
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JJ
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• L’implantation d’une porte OU
est utile puisque difficile à
réaliser via CMOS complémentaire.
• En CMOS complémentaire, il
faut implanter une porte NOR
suivie d’un inverseur → 10
transistors.
x¯1
x1
y
x2
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• On observe que si x1 =0, y =
x2 , sinon y = x1 = 1.
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• Coût:
5 transistors
l’inverseur implicite.
avec
x¯1
Porte ET
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x¯1
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I
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• Le même principe s’applique
pour la porte ET
x1
y
• On observe que si x1 = 1, y =
x2 , sinon y = x1 = 0.
• Coût:
5 transistors
l’inverseur implicite.
avec
x2
x¯1
Porte XOR (3e version)
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Portes de transmission
x2
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JJ
• Cette version de la porte XOR
intègre un inverseur et une
porte de transmission.
II
J
I
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• Soit la porte est active (si x2 =
0) ou l’inverseur (si x2 = 1,
sinon il n’est pas polarisé).
• Coût:
6 transistors
l’inverseur implicite.
x1
y
avec
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x¯2
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Usage des portes de transmission
• La logique à base de portes de transmission donne souvent
des circuits plus compacts que la logique CMOS complémentaire conventionnelle.
• On peut avantageusement combiner les deux types de
logique.
• Toutefois, il faut éviter les conflits:
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s¯1
JJ
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I
x1
• Si s1 = s2 = 1 et x1 6= x2 :
s1
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y
s¯2
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– y est indéfini;
– x1 et x2 sont affectés.
x2
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s2
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• Il faut également éviter qu’une commande s soit dépendante d’une donnée x:
s̄
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x
y
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s
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Circuit
combinatoire
• Lorsque s passe à 1, y peut momentanément affecter x,
qui à son tour peut affecter s, ce qui peut entraı̂ner la
fermeture de la porte.
Un lapin célèbre...
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On a déniché cet icône de la culture américaine sur une puce inconnue
fabriquée par Siemens.