Evaluation de la technique de test basée sur la mesure d`un

Evaluation de la technique de test basée sur la mesure d’un nombre réduit de
codes pour les convertisseurs analogique-numérique de type pipeline
Asma LARABA
Laboratoire TIMA (CNRS-INP Grenoble-UJF)
46, av. Félix Viallet, 38031, Grenoble Cedex
Matthieu DUBOIS, Haralampos
STRATIGOPOULOS, Salvador MIR.
Email : [email protected]
Résumé
Dans ce papier on va présenter les résultats d’évaluation
d’une méthode de test pour les convertisseurs analogiquenumérique de type pipeline. La technique consiste à mesurer
quelques codes spécifiques permettant de retrouver les
caractéristiques de tous les codes du convertisseur.
L’évaluation est effectuée sur un design industriel de
STMicroelectronics. Les résultats de simulation montrent que
les grandes erreurs de linéarité dans le convertisseur sous-test
ne sont pas détectées. Une amélioration de la technique peut
être envisagée pour une éventuelle utilisation dans un test de
production industriel.
1. Introduction
Les convertisseurs analogique-numérique de type
pipeline sont de plus en plus utilisés dans des systèmes de
type SoC pour de nombreuses applications telles que les
télécommunications et le traitement de signal. La
popularité de ces convertisseurs est due à leur bon
compromis entre la largeur de bande, la résolution, la
vitesse de fonctionnement et la consommation.
En production, les convertisseurs analogiquenumérique sont testés en fonctionnement statique et
dynamique. Le test dynamique implique l’application
d’un signal sinusoïdal et une analyse à base de la
transformée de Fourier, alors que le test statique est
effectué en appliquant à l’entrée du convertisseur une
rampe ou un signal sinusoïdal lent et en utilisant la
méthode de l’histogramme. Ceci requiert la collection
d’une quantité importante de données.
Avec l’augmentation permanente de la résolution des
convertisseurs analogique-numérique, le temps de test
statique augmente exponentiellement ce qui devient
excessif vis-à-vis de la surface de silicium testé ou du
temps de test des autres blocs. Ceci implique un
compromis temps de test/précision, qui génère beaucoup
d’instabilités et qui peut amener à jeter des circuits qui
sont bons (perte de rendement) ou d’accepter des circuits
qui sont mauvais (taux de défaut).
Plusieurs techniques de calibration ou de test ont été
proposées dans la littérature afin de diminuer le temps de
test ou de corriger les imperfections de la fonction de
transfert des CAN. Mais actuellement, ces méthodes de
test alternatif ne sont pas implémentées en industrie. Une
raison de ceci est que la perte économique due aux
erreurs de test serait plus importante que la réduction du
coût apportée par la nouvelle technique. Tant qu’il
n’existe pas une méthode formelle pour évaluer une
nouvelle technique de test au niveau design, les
industriels seront réticents à appliquer une technique de
test alternative pour les circuits analogiques et mixtes.
L’évaluation des métriques de test au niveau design peut
donner des informations sur les risques de test et aide à
faire une décision sur la technique à utiliser.
Les métriques de test sont d’habitude mesurées avec
une précision de l’ordre de parties-par-million. Pour
obtenir cette précision on doit générer une large
population de circuits, ce qui peut prendre énormément
de temps, surtout pour des circuits complexes comme les
CAN. Dans nos travaux on va évaluer ces métriques pour
les techniques de test proposées en utilisant le flot
d’évaluation proposé dans [12], qui permet de générer
une grandes population de circuits et d’évaluer les
métriques de test.
Dans ce qui suit on va commencer par une
introduction aux spécifications des CAN et à
l’architecture des convertisseurs pipeline. On présentera
par la suite les principaux travaux concernant le test de
CAN trouvés dans la littérature. On présentera les
premiers résultats d’évaluation de la technique de test
proposée dans [10], qui consiste à mesurer quelques
codes spécifiques permettant de retrouver les
caractéristiques de tous les codes du convertisseur. On va
finir par une conclusion.
2. Conception des convertisseurs pipeline
2.1 Spécifications statiques des CAN
La fonction de transfert idéale d’un CAN est
représentée sur la Figure 1. En pratique, les seuils d’un
CAN peuvent avoir des hauteurs et des largeurs
différentes, il s’agit d’erreurs de non-linéarité. Ces erreurs
sont caractérisées en mesurant la non-linéarité
différentielle et la non-linéarité intégrale. Ces
spécifications sont exprimés en LSB (Least Significant
Bit) avec :
V ref
1 LSB = V LSB = N
2
le soustraire du signal d’entrée et obtenir le résidu. Ce
résidu est ensuite amplifié par un facteur 2k afin qu’une
seule tension de référence puisse être utilisée pour tous
les étages.
En
pratique,
l’échantillonneur-bloqueur,
le
convertisseur numérique analogique (DAC), le
soustracteur et l’amplificateur sont remplacés par un seul
bloc à capacités commutées surnommé MDAC
(Multiplying Digital to Analog Converter) dans la
littérature. Sur la Figure 4, on voit l’exemple
d’implémentation d’un étage pipeline 1 bit.
Figure 1. Caractéristique de transfert idéale d’un CAN
Figure 3. Diagramme d’un convertisseur pipeline
Figure 2. DNL et INL dans un CAN
Non linéarité différentielle (DNL). C’est l’écart par
rapport au quantum de l’intervalle de valeurs
analogiques conduisant à la même sortie numérique et
elle est donnée par (exprimée en LSBs) :
DNL(i) =
S(i +1) − S(i) −VLSB
VLSB
Où et S(i) est la tension de transition du code i.
Non linéarité intégrale (INL). C’est l’écart de la
transition d’un code par rapport à la droite idéale. Cette
erreur caractérise la précision relative d’un
convertisseur, elle est donnée par (exprimée en LSBs) :
INL ( i ) =
S ( i ) − S ref ( i )
V LSB
Où : Sref(i) représente la droite idéale.
2.2 Architecture des convertisseurs pipeline
Le convertisseur est constitué de plusieurs étages, où
chacun contient à son tour un échantillonneur bloqueur,
un convertisseur analogique numérique, un convertisseur
numérique analogique, un soustracteur et un amplificateur
(Figure 3). Le premier étage reçoit en entrée le signal à
convertir, tandis que les autres étages reçoivent la sortie
de l’étage précédent.
Le résultat de conversion digital est ensuite
reconvertit en un signal analogique à l’aide du CNA, pour
Figure 4. Exemple d’implémentation CMOS d’un étage
pipeline 1 bit
3. Etat de l’art du test de CAN
Dans la littérature plusieurs méthodes de test de
convertisseurs analogique-numérique ont été proposées,
dans ce qui suit on va présenter les axes les plus
distingués.
BIST dérivant de l'histogramme. La technique de test
des ADC se basant sur l'histogramme est la plus
répandu et la plus utilisée actuellement dans le test de
production des ADC, plusieurs méthodes visant la
réduction de la surface ou du temps de test ont été
proposées pour son intégration sur la puce. Dans [1], les
auteurs proposent une méthode permettant de réduire le
surcoût en surface, en faisant un calcul séquentiel des
paramètres statiques, mais aux dépens d’un temps de
test plus long. Dans [2], deux solutions sont proposées
pour réduire le temps de test de la méthode proposée
dans [1], la première permet de réduire le temps de test
par deux en calculant l’INL et la DNL en parallèle. La
deuxième solution, avec l’ajout d’un autre registre
permet de faire le test en une seule séquence (réduction
d’un facteur de 2n/Fs par rapport à la première solution,
où n est la résolution du convertisseur et Fs la fréquence
d’échantillonnage).
BIST basé sur l’oscillation. Dans [3] les auteurs
appliquent la méthode de test par oscillation pour le
BIST de convertisseurs analogique-numérique. Le
principe de cette approche est de forcer l’oscillation du
CAN autour de deux codes numériques déterminés. La
fréquence de cette oscillation dépend du temps de
conversion et des tensions de transition correspondant
aux deux codes prédéterminés. Pour chaque test il faut
attendre que le système se stabilise, et cela doit être
répété pour tous les codes du convertisseur, ce qui rend
le temps de test très long pour des CAN à haute
résolution.
BIST basé sur la régression polynomiale. Un BIST
basé sur la régression polynomiale a été proposé dans
[4]. Il s’agit de calculer un polynôme d’ordre 3 qui
s’ajuste à la fonction de transfert DC du CAN. En
appliquant une rampe linéaire comme stimulus, un
algorithme est utilisé pour le calcul des coefficients b0,
b1, b2, et b3 du polynôme qui s’ajuste le mieux à la
fonction du transfert du CAN. Avec cette méthode on
ne peut mesurer que le gain, l’offset et la distorsion
(THD) du convertisseur alors que la mesure des nonlinéarités statiques (DNL et INL) est très indispensable
pour certains types de convertisseurs.
BIST avec analyse numérique de la réponse. Dans [6]
et [7], les auteurs décrivent une méthode de test
alternative où ils effectuent une analyse numérique de la
sortie de l’ADC. Cette méthode est facile à implémenter
et permet de mesurer les erreurs d’offset et de gain, la
DNL et l’INL. Le schéma de BIST proposée dans [7]
contient un compteur ayant une résolution plus grande
que celle du CAN. Les paramètres statiques sont
mesurés avec une précision dépendant de la différence
de résolution entre la sortie du compteur et la sortie du
CAN. Les blocs de détection d’INL et DNL sont
constituées de portes logique, donc le surcoût en surface
est très petit.
Test de CAN en utilisant des signaux de test de faible
linéarité. Les auteurs de [8] et [9] prouvent qu’il est
possible, en appliquant à l’entrée du convertisseur deux
signaux non-linéaires, l’un décalé par rapport à l’autre,
de remonter aux non-linéarités du convertisseur.
L’algorithme utilisé exploite l’information redondante
de données obtenues en appliquant les deux signaux, et
en identifiant les niveaux du signal correspondants aux
mêmes niveaux de transition de l’ADC, un ensemble
d’équations n’impliquant que les erreurs du stimulus
peuvent être obtenues. Ensuite, l’algorithme enlève la
non-linéarité du signal d’entrée de la sortie du
convertisseur, permettant ainsi de mesurer précisément
la non-linéarité du convertisseur.
Test de linéarité des convertisseurs en mesurant un
nombre réduit de codes. Dans [10], les auteurs
présentent une méthode qui exploite la redondance dans
les convertisseurs pipeline, et permet de remonter à la
fonction de transfert entière du convertisseur en ne
mesurant qu’un certain nombre de codes prédéfinis.
Cette technique a été retenue pour être évaluée dans un
premier temps et éventuellement améliorée, car elle est
simple à mettre en pratique et diminue
considérablement le temps de test statique, qui, comme
vu précédemment, est l’obstacle majeur de test des
convertisseurs à haute résolution dans l’industrie.
4. Implémentation et évaluation d’une
technique de test
4.1 Description générale du cas d’étude
Le convertisseur analogique-numérique utilisé pour
l’évaluation de la technique est actuellement utilisé dans
les SoCs du groupe HED (Home Entertainment &
Display) au sein de STMicroelectronics.
Il s’agit d’un convertisseur pipeline 12 bits constitué
de 5 étages différentiels à 2.5 bits (avec correction
numérique) et un dernier étage différentiel à 2 bits. Une
résolution non-entière d’un étage pipeline (1.5 ou 2.5)
indique que la méthode de correction numérique est
utilisée dans le convertisseur, elle permet de s’affranchir
des erreurs d’offset dans le comparateur [11].
Les 5 premiers étages sont constitués d’un
convertisseur analogique-numérique, un convertisseur
numérique-analogique, un échantillonneur bloqueur et un
amplificateur ayant un gain de 4 en boucle fermée. Les
2.5 bits résultants de chaque étage sont décalés dans le
temps pour compenser le délai de conversion. La
conversion est achevée par un bloc de correction
numérique où est corrigée la redondance [11].
Les capacités utilisées sont des capacités métal-métal.
Les amplificateurs ont été conçus dans le but d’atteindre
des grandes valeurs de gain et une grande dynamique de
sortie. Un bloc à base de band-gaps génère toutes les
tensions de référence nécessaires.
Les étages sont implémentés en capacités commutées,
un ADC flash et un MDAC à capacités commutées
forment un étage 2.5 bits. Pour évaluer la technique de
test avec des données réelles, on a extrait lors des
simulations Monte-Carlo au niveau transistor les
paramètres suivants : le gain en boucle ouverte, la bande
passante, l’offset et la capacité d’entrée de
l’amplificateur, et les capacités de contre-réaction et
d’échantillonnage.
Les distributions statistiques de ces paramètres seront
ensuite utilisées pour faire des simulations Monte-Carlo
au niveau comportemental, émulant ainsi le
comportement d’un convertisseur réel.
4.2 La technique de test évaluée
La technique proposée dans [10] pour des
convertisseurs pipeline avec des étages 1.5 bits semble
prometteuse et il serait intéressant dans un premier temps
de l’adapter à notre cas d’étude (étages à 2.5 bits), de
l’évaluer et d’y apporter des améliorations. Elle réduit
énormément le temps de test statique en exploitant la
caractéristique de redondance dans les convertisseurs
pipeline : le principe étant de mesurer pour chaque étage
les largeurs de code autour des tensions de référence des
comparateurs. Les codes mesurés seront utilisés pour
reconstruire la fonction de transfert estimé du
convertisseur, en copiant le bon code au bon endroit de la
fonction de transfert (correspondances déduite après
l’étude en profondeur du mécanisme de génération de
codes dans un convertisseur pipeline).
On a étendu le principe proposé dans [10] pour des
convertisseurs pipeline ayant des étages à 2.5 bits. La
technique a été implémentée sous Matlab pour être simulé
et évalué avec le modèle comportemental du
convertisseur et les données issues des simulations
transistor en se basant sur le flot d’évaluation qui sera
décrit brièvement ci-après.
4.3 Le flot d’évaluation
Les distributions statistiques des paramètres
comportementaux du convertisseur utilisées dans le
modèle comportemental sont d’abord extraite au niveau
transistor en faisant quelques simulations Monte-Carlo
(~1000), ces échantillons seront utilisés pour construire la
densité de probabilité conjointe des paramètres
comportementaux, qui sera ensuite échantillonnée
uniformément pour obtenir une population plus grande de
circuit. Les résultats des simulations
au niveau
comportemental des circuits issus de l’échantillonnage
uniforme seront utilisés pour entraîner des fonctions de
régression. Ces fonctions de régression feront le lien
direct entre l’espace des paramètres comportementaux
(gain, bande passante, offset..) et l’espace des
performances (max INL, max DNL, min INL et min
DNL). Une fois les fonctions de régression obtenues, on
peut échantillonner la densité de probabilité conjointe des
paramètres comportementaux un million de fois et obtenir
directement les performances correspondantes sans faire
des simulations comportementales. Ainsi, les métriques
de test de la technique peuvent être évaluées avec une
précision de l’ordre de parties-par-million. Dans ce qui
suit on va seulement analyser les résultats de simulation
des convertisseurs issus de l’échantillonnage uniforme de
la densité de probabilité conjointe des paramètres
comportementaux.
Figure 5. Résultats de simulation de
4900 convertisseurs, calcul de DNL
4.4 Résultats de simulation
Afin de voir le rendement de cette technique de test
avec une population réel de convertisseurs, on a d’abord
simulé au niveau comportemental 4900 vecteurs de
paramètres
comportementaux
(obtenus
après
échantillonnage uniforme de la densité de probabilité
conjointe des distributions statistiques obtenues lors des
simulations Monte-Carlo au niveau transistor).
Les résultats de simulation pour la DNL sont montrés
sur la Figure 5. Dans un CAN des DNL à (-1) indiquent
la présence de codes manquants. On remarque que le
maximum de DNL est sous-estimé (à la moitié du LSB
environ). L’estimation du minimum est très mauvaise : la
valeur estimée est inférieur à la valeur réelle pour la
majorité des convertisseurs. Le fait que les DNL estimées
sont plus petites (en valeur absolu) que les DNL réelles
expliquent le fait que l’INL estimé a tendance à être plus
petite que l’INL réelle, c’est ce qu’on peut voir sur la
Figure 6, pour le minimum et le maximum de l’INL.
A priori, prélever 61 codes pour un CAN 12 bits ayant
de grandes erreurs de linéarité n’est pas suffisant pour
faire une bonne estimation de l’histogramme et des
Figure 6. Résultats de simulation de 4900
convertisseurs, calcul de l’INL
erreurs de linéarité, puisque avec 61 codes prélevés on
risque de ne pas couvrir toutes les valeurs présentes dans
l’histogramme
réelle et avoir ainsi des erreurs
d’estimation de linéarité.
5. Conclusions
Dans ce papier on a évalué les performances de la
méthode de test proposée dans [10] en simulant des
convertisseurs dont les paramètres sont extraits à partir de
simulations Monte-Carlo au niveau transistor d’un design
industrialisé de STMicroelectronics. Les résultats du test
classique par histogramme comparé à la méthode de test
alternative montrent la présence d’erreurs d’estimation de
linéarité lorsque le circuit sous-test présente des valeurs
de DNL et INL très grandes en valeur absolue. Dans un
premier temps, on va essayer d’analyser les sources
éventuelles des erreurs d’estimations. On commencera
par un examen du modèle comportemental pour voir s’il
aura besoin d’être améliorée, sinon, on va étudier en
profondeur les caractéristiques et le fonctionnement des
convertisseurs pipeline pour mieux comprendre les
sources des erreurs d’estimation des linéarités par cette
méthode et éventuellement l’améliorer, étant donné que
ses bases théoriques semblent solides et correctes telles
qu’elles ont été présentées dans [10].
Références
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