Speicherglieder (Flipflops)

Studiengang Software Engineering
- Signalverarbeitung 1
Speicherglieder (Flipflops)
Studiengang Software Engineering
- Signalverarbeitung 1
Das RS-Flipflop mit NOR-Gatter
•
•
Das NOR-RS-Flipflop ist high-aktiv, d.h. bei S=1 wird Q=1
Der Zustand nach Übergang von S=1, R=1 zu S=0, R=0 ist undefiniert
Wahrheitstafel:
R
R
S
Q
10010
Q
≥1
01001
00110
0
0
0
1
(nach R=1 S=0)
0
0
1
0
(nach R=0 S=1)
0
1
1
0
1
0
0
1
1
1
verboten!
01001
S
≥1
Q=Q
00110
11000
Q
Q
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Das RS-Flipflop mit NAND-Gatter
•
•
Das NAND-RS-Flipflop ist low-aktiv, d.h. bei S=0 wird Q=1
Der Zustand nach Übergang von S=0, R=0 zu S=1, R=1 ist undefiniert
Wahrheitstafel:
S
S
R
Q
Q
1
1
0
1
(nach S=1 R=0)
1
1
1
0
(nach S=0 R=1)
0
1
1
0
1
0
0
1
0
0
verboten!
00111
&
11001
10110
11001
R 01101
&
Q
Q=Q
10110
Q
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Taktgesteuertes RS-Flipflop
• Problem: Einfaches RS-Flipflop kippt asynchron,
d.h kurze Impulse bringen FF zum kippen!
• Lösung: Takteingang synchronisiert Datenübernahme
(Zustandsänderung nur während des Taktimpulses möglich)
R
&
≥1
Q
Clk
&
≥1
Q
S
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D-Flipflop
• Problem: Alle RS-Flipflops haben unerlaubten Zustand Q = Q
• Lösung: Eingang mit NOT-Gatter verknüpfen
D
&
≥1
Q
Clk
&
≥1
Q
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Einstufiges JK-Flipflop
• FF mit zwei Eingängen, alle Zustände erlaubt.
• Takt (Clk) muss kürzer als Signallaufzeit sein, sonst undefiniertes Kippen!
&
≥1
Q
K
Clk
&
J
≥1
Q
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Master-Slave-Flipflop
• Master-Slave-FF verlängert die stabile Phase durch Verwendung zweier
Flankengesteuerter RS-Flipflops
S
S
S
Q
R
R
R
Q
Clk
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T-Flipflop
• Das T-Flipflop entsteht durch Verwendung eines JK-Flipflops dessen
Eingänge man miteinander verbindet
• Es kippt mit jedem Takt wenn T=1 ist.
T
Clk
Q
T
Clk
Q