Handzettel

Schaltwerke
Aufbau von Schaltwerken aus Flip-Flops (bistabilen
Kippstufen) anhand wichtiger Beispiele
Inhaltsübersicht
 Flip-Flops (bistabile Kippstufen)
 Register
 Zähler und Frequenzteiler
 Speicher
Technische Informatik I
Schaltwerke 2
Chr. Vogt
3
Flip Flops
4
RS-Flip-Flop (1)
5
RS-Flip-Flop (2)
6
RS-Flip-Flop (3)
7
Flip-Flop-Eingänge
8
D-Flip-Flop (1)
9
D-Flip-Flop (2)
10
JK-Flip-Flop
11
Zähler / Frequenzteiler
12
4-bit-Asynchron-Zähler
13
Asynchron- vs. Synchron-Zähler
14
4-bit-Synchronzähler
15
Mod-5-Synchronzähler
16
Frequenzteiler 1 : 60 (asynchron)
17
Register
18
Auffangregister
19
Schieberegister
20
4-bit-Schieberegister mit parallelen Ausgängen
21
Schieberegister mit parallelen Eingängen
22
Bidirektionales Schieberegister
23
Serienaddierer
24
Speicher
25
1-Bit-Speicherzelle (Binary Cell)
26
4x4-Speicher (Static RAM, SRAM)
27
Dynamic RAM (DRAM)
28
Speichermodule
29
Blockdiagramm eines DRAM
30
Zugriff auf ein DRAM
31
Timing-Diagramm eines Lesezugriffes
32
Zugriffs- und Zykluszeiten
33
Zugriff im Page Mode
34
Interleaving
35
Refresh-Modi
36
SDRAMs und DDR-SDRAMs
37
Aufbau eines DDR-SDRAM
38
Zugriff auf ein DDR-SDRAM: Burst Mode, Page Hit
39
Zugriff auf ein DDR-SDRAM: Burst Mode, Bank Interleave
40
Zugriff auf ein DDR-SDRAM: Burst Mode, Page Miss
Flip Flops
 Flip Flops heißen auch bistabile Kippstufen oder Latches.
 Flip Flops sind 1-bit-Speicher.
 Flip-Flops kennen 3 Zustände bzw. Funktionen:
 Setzen:
 Löschen:
 Speichern:
Ausgang ist oder wird 1:
Ausgang ist oder wird 0:
Ausgang behält seinen Wert:
Q(t+1) = 1
Q(t+1) = 0
Q(t+1) = Q(t)
 Der Speichereffekt entsteht durch Kreuzkopplung.
S
>1
Q2
>1
Q1
Beispiel: RS-Flip-Flop
R
Technische Informatik I
Schaltwerke 3
Chr. Vogt
RS-Flip-Flop (1)
Zustandsfolgetabelle
S
0
0
0
0
1
1
1
1
R
0
0
1
1
0
0
1
1
Q (t) Q (t+1) Q (t+1)
0
0
1
1
1
0
0
0
1
1
0
1
0
1
0
1
1
0
0
0
0
1
0
0
Schaltsymbol
S
R
Speichern
Q
Q
Löschen
Setzen
Irregulär
Q 2  Q1
Impulsdiagramm
S
1
R
1
Q
0
0
1
0
t
Set
Technische Informatik I
Store
Reset
Schaltwerke 4
Store
Chr. Vogt
RS-Flip-Flop (2)
Typische Anwendung: Kontaktentprellung
0
>1
S
R
+
Q
>1
0
R
S
Q
Technische Informatik I
Schaltwerke 5
Chr. Vogt
RS-Flip-Flop (3)
Verhindern des irregulären Zustandes
S
R
Prinzip:
S'
R'
Schaltnetz
Q
Q
Varianten: RS-Flip-Flop mit
 Setzvorrang:
 Löschvorrang:
 Signalerhalt:
R=S=1 --> R'=0, S'=1
R=S=1 --> R'=1, S'=0
R=S=1 --> R' = S' = 0
Beispiel: RS-Flip-Flop mit Setzvorrang
S' = S,
R' = R S = R + S
S'
S
R
Technische Informatik I
1
>1
>1
Q
>1
Q
R'
Schaltwerke 6
Chr. Vogt
Flip-Flop-Eingänge
 Takteingang (Triggereingang):
Steuerung des Zeitraums bzw. Zeitpunkts der Signalübernahme
 Pegeltriggerung
 Flankentriggerung
positive
1
0
negative
Flanke
positiver
negativer
Pegel
 Vorbereitungseingang:
Der Signalpegel wird erst zum Triggerzeitpunkt wirksam.
 Direkteingang:
Der Signalpegel wird unmittelbar wirksam, unabhängig von einem Trigger (Takt).
Beispiel: Direkte SET- und RESET-Eingänge.
Technische Informatik I
Schaltwerke 7
Chr. Vogt
D-Flip-Flop (1)
 Ein D-Flip-Flop
 Speichert den Ausgangswert, wenn der Trigger- bzw. Takt-Eingang nicht aktiv ist.
 Führt den Eingangswert zum Ausgang, wenn der Trigger aktiv ist.
 D-Flip-Flop mit positiver Pegeltriggerung:
D
S
&
>1
Takt /
Trigger
&
1
D Takt Q(t+1)
0 0 Q(t)
1 0 Q(t)
1 1
1
0 1
0
Technische Informatik I
D
R
>1
Q
Q
Q
Schaltwerke 8
Chr. Vogt
D-Flip-Flop (2)
 D-Flip-Flop mit einem direkten RESET-Eingang:
D
S
&
Takt /
Trigger
&
1
>1
Q
>1
R
1
RESET
 Der RESET-Eingang ist normalerweise mit 1 belegt.
 Wenn ein Reset unabhängig vom Takt (Trigger) ausgeführt werden soll, muss der
RESET-Eingang auf 0 gesetzt werden.
Technische Informatik I
Schaltwerke 9
Chr. Vogt
JK-Flip-Flop
 Funktionen Speichern, Löschen und Setzen wie beim RS-Flip-Flop.
 Der Ausgangswert soll wechseln, wenn J = K = 1 ist.
 Es wird ein Takteingang mit negativer Flankentriggerung verwendet.
Zustandsfolgetabelle:
J K Q(t+1)
0
0
1
1
0
1
0
1
Q(t)
0
1
Q(t)
Schaltsymbol
Schaltung:
&
J
Takt
K
&
Q
Q
S
R
J
Q
K
Q
 Ein T-Flip-Flop ist ein J-K-Flip-Flop mit fester Belegung J = K = 1. Der einzige Eingang eines
T-Flip-Flops ist der Triggereingang, und es kann nur die Funktion „Umschalten“ ausführen.
Technische Informatik I
Schaltwerke 10
Chr. Vogt
Zähler / Frequenzteiler
 Beim binären Zählen ändert sich eine Stelle genau dann, wenn die vorhergehende (weiter
rechts stehende) Stelle sich von 1 auf 0 ändert, also bei einer negativen Flanke:
Takt
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
20
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
21
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
Technische Informatik I
22
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
23
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
Schaltwerke 11
Chr. Vogt
4-bit-Asynchron-Zähler
Schaltung eines 4-bit-Asynchron-Zählers:
1
Takt
(ft )
J
C
K
J
C
K
fa = ft /2
J
C
K
fb = ft /4
J
C
K
fc = ft /8
fd = ft /16
Wichtig: Die Flip-Flops müssen eine negative Flankentriggerung haben!
 Alle Ausgänge gemeinsam betrachtet liefern den Zählerwert.
 Ein einzelner Ausgang liefert das Taktsignal mit halber, geviertelter, geachtelter
usw. Frequenz. Binärzähler können somit auch als Frequenzteiler betrachtet und
verwendet werden.
Technische Informatik I
Schaltwerke 12
Chr. Vogt
Asynchron- vs. Synchron-Zähler
 Asynchronzähler
 Synchronzähler
Prinzip:
Prinzip:
J
J
J
K
K
K
T
T
J
J
J
K
K
K
1
 Aufbau mit J-K-Flip-Flops, die bei jedem
Taktsignal umschalten (J = K = 1).
 Der Ausgang eines Flip-Flops erzeugt den
Takt für das Folge-Flip-Flop.
 Nachteil: Flip-Flops schalten nicht
gleichzeitig, somit entstehen falsche
Zwischenwerte.
 Vorteil: Einfacher Aufbau.
Technische Informatik I
 Alle Flip-Flops erhalten den gleichen
Takt und schalten somit gleichzeitig.
 Eine Schaltung für die Eingangswerte
der (JK- oder RS- oder D-) Flip-Flops
legt fest, ob ein Flip-Flop bei einem
Taktsignal umschaltet oder nicht.
 Vorteil: Keine falschen Zwischenwerte.
 Nachteil: Komplizierterer Aufbau.
Schaltwerke 13
Chr. Vogt
4-bit-Synchronzähler
Schaltung eines 4-bit-Synchron-Zählers:
1
a0
a1
a2
&
J0
C
K0
J1
J2
C
K1
C
K2
a3
&
J3
C
K3
Takt
J0 = K0 = 1
J1 = K1 = a0
J2 = K2 = a0 a1
J3 = K3 = a0 a1 a2
Technische Informatik I
Schaltwerke 14
Chr. Vogt
Mod-5-Synchronzähler
Mit JK-Flip-Flops:
a0
J
a1
&
J
C
a2
J
C
K
C
K
K
1
Takt
J0 = a 2 , K0 = 1
J2 = a0 a1 , K2 = 1
J 1 = K1 = a 0
ü = C a2
Mit D-Flip-Flops:
&
a1
a0
&
>1
&
D
C
a2
&
D
C
D
C
Takt
Technische Informatik I
Schaltwerke 15
Chr. Vogt
Frequenzteiler 1 : 60 (asynchron)
Blockschaltbild:
1/10 Hz
1 Hz
Reset
1/60 Hz
1 : 10
1:6
R
R
Schaltung:
Q0
Q1
Q2
Q3
1 Hz
&
T-FF
Dez.
1
R
&
T-FF
R
T-FF
R
T-FF
R
&
Technische Informatik I
Schaltwerke 16
Chr. Vogt
1/60
Hz
Register
 Parallele Anordnung (4, 8, 16, ... bit) von Flip-Flops mit gemeinsamem Takt.
 Registerklassen:
 Auffang- oder Buffer-Register werden verwendet
 zur Zwischenspeicherung von Ein- /Ausgaben
 z.B. in der CPU
 Schiebe- oder Shift-Register gibt es in zwei Formen:
 unidirektional
 bidirektional
Sie werden verwendet
 zur Parallel-Seriell-Umwandlung,
 für binäre Multiplizierer / Dividierer.
 Universalregister kombinieren diese Möglichkeiten:
 parallele und serielle Eingabe und
 Links- / Rechts-Schiebebetrieb
Technische Informatik I
Schaltwerke 17
Chr. Vogt
Auffangregister
Schaltsymbol (4 bit):
clock
RESET
C
R
D0
D1
D2
D3
Schaltung:
C
R
D0
D1
D
C
R
D2
D3
D
C
R
D
C
R
Q0
gemeinsam:
Takt (clock) und
Rücksetzen (RESET)
Q0
Q1
Q2
Q3
D
D
D
D
Q1
D
C
R
Q2
Q3
 Möglicher weiterer Eingang: LOAD
Die Daten werden nur übernommen, wenn LOAD = 1 ist (nicht bei jedem Takt erneut)
und müssen somit nicht permanent anliegen.
Technische Informatik I
Schaltwerke 18
Chr. Vogt
Schieberegister
 Grundform: Digitale Verzögerungsstrecke
Eine Information am Eingang gelangt erst nach m Taktzyklen an den Ausgang.
D
D
Cl
D
Cl
• • •
D
Cl
Q
D
Cl
Q
--> m
Cl
 Erweiterungen:
 Parallele Eingänge
--> Parallel-Seriell-Umwandler
 Parallele Ausgänge
--> Seriell-Parallel-Umwandler
 Gemeinsame (direkte) Setz- bzw. Rücksetz-Eingänge.
Technische Informatik I
Schaltwerke 19
Chr. Vogt
4-bit-Schieberegister mit parallelen Ausgängen
clock
RESET
SE
Schaltsymbol:
C
R
Q0
Q1
Q2
Q3
D
D
D
D
(serieller
Eingang)
Q0
Schaltung:
SE
Q1
D
C
R
Q2
D
C
R
D
C
R
Q3
D
C
R
Reset
C
Impulsdiagramm:
C
0
1
2
3
4
SE
Q0
Q1
Q2
Q3
Technische Informatik I
Schaltwerke 20
Chr. Vogt
Schieberegister mit parallelen Eingängen
C
X
Schaltsymbol:
C
G
SE
E0
E1
E2
E3
D
D
D
D
SA
(serieller Ausgang)
Schaltung:
E0
E1
&
SE
E2
&
>1
&
D
C
E3
&
&
>1
D
C
&
>1
D
C
&
>1
D
C
&
SA
C
X
X = 1:
X = 0:
Dateneingänge freigegeben (Laden)
Dateneingänge gesperrt (Schieben)
Technische Informatik I
Schaltwerke 21
Chr. Vogt
Bidirektionales Schieberegister
SE
U/O
clock
1
0
MUX
D
C
Q0
1
0
MUX
D
C
Q1
1 MUX
0
D
C
Q2
1 MUX
0
D
C
Q3
U/O Q0(t+1) Q1(t+1) Q2(t+1) Q3(t+1)
Q2(t)
1
SE
Q0(t) Q1(t)
0
Q1(t)
Q2(t) Q3(t)
SE
Technische Informatik I
Schaltwerke 22
Chr. Vogt
Serienaddierer
ü
Ergebnis
SRA
a7
a6 a5 a4
a3 a2 a1
b6 b5 b4 b3 b2
S
VA
a0
C
SRB
b7
A
B
Ü
D-FF
b1 b0
Takt
Arbeitsweise (Anwendung von Schieberegister und Volladdierer):




Summanden in Schieberegister A und B laden
Bitweise Addition im Volladdierer
Übertrag ins D-Flip-Flop für Folgebit
Nach 8 Takten steht Ergebnis in SRA, Operand B ist unverändert
Technische Informatik I
Schaltwerke 23
Chr. Vogt
Speicher
 Anordnung von Speicherzellen, wobei jede Speicherzelle
 ein Datenwort bestimmter Länge speichert,
 eine eindeutige Adresse besitzt,
 gelesen und geschrieben werden kann.
 Benötigte Elemente:
 Adresseingänge zur Auswahl der Speicherzelle,
 Datenein- und –ausgänge,
 Steuersignal: schreiben oder lesen?
 Lesen einer Speicherzelle:
1. Aktivieren des Read-Signals
2. Anlegen der Adresse
3. Auslesen der Daten
 Schreiben einer Speicherzelle:
1. Anlegen der Adresse
2. Anlegen der Daten
3. Aktivieren des Write-Signals
Technische Informatik I
Schaltwerke 24
Chr. Vogt
1-Bit-Speicherzelle (Binary Cell)
select
Schaltung:
&
input
S
&
output
R
&
1
read / write
Blockschaltbild:
select
input
output
BC
read / write
Technische Informatik I
Schaltwerke 25
Chr. Vogt
4x4-Speicher (Static RAM, SRAM)
data input
addr.
input
memory
select
2:4
Dec.
EN
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
read/write
>1
>1
>1
>1
data output
Technische Informatik I
Schaltwerke 26
Chr. Vogt
Dynamic RAM (DRAM)
 In einem DRAM besteht jede 1-Bit-Speicherzelle aus einem Kondensator und einem
Transistor (SRAM: 4-6 Transistoren).
 Typische Zugriffszeit: 60-70 nsec (SRAM: <1 nsec).
 Da die Kondensatoren sich entladen, müssen regelmäßige Refresh-Zyklen ausgeführt
werden (alle 1-16 msec).
 DRAM-Chips können unterschiedlich organisiert sein. Z.B. kann ein 4 Mbit-Chip organisiert
sein als
 4M x 1 bit
 1M x 4 bit
oder
etc.
 Die Speicherzellen sind als Matrix in Spalten (columns) und Zeilen (rows) organisiert.
 Alle Zellen in einer Zeile werden auch als Seite (page) bezeichnet.
Technische Informatik I
Schaltwerke 27
Chr. Vogt
Speichermodule
 Mehrere DRAM-Chips werden zu Modulen zusammengefaßt, z.B.
 8/9-bit-SIMMs (Single Inline Memory Module) mit 30 Anschlüssen,
 32/36-bit-SIMMs mit 72 Anschlüssen (PS/2-SIMMs),
 64-bit-SIMMs mit 168 Anschlüssen.
Technische Informatik I
Schaltwerke 28
Chr. Vogt
Blockdiagramm eines DRAM
Technische Informatik I
Schaltwerke 29
Chr. Vogt
Zugriff auf ein DRAM
 Die Adresse der gewünschten Speicherzelle wird aufgeteilt in eine Zeilenadresse und eine
Spaltenadresse, die nacheinander an die gleichen Anschlüsse des DRAM geliefert
werden (Adress-Multiplexing).
 Zunächst wird die Zeilenadresse übergeben und das RAS-Signal (row address strobe)
aktiviert.
 Zum Schreiben muss gleichzeitig das WE-Signal (write enable) aktiviert werden.
 Alle Daten der Zeile werden Leseverstärkern zugeführt, es stehen also die Daten einer ganzen
Seite zur Verfügung.
 Anschließend wird die Spaltenadresse übergeben und das CAS-Signal (column address
strobe) aktiviert.
 Beim Lesen werden die Daten der gewählten Speicherzelle nochmals verstärkt und auf die
Datenleitungen gelegt.
 Beim Schreiben werden die Daten an den Datenleitungen in die gewählte Speicherzelle geschrieben.
 In beiden Fällen wird die gesamte Zeile neu geschrieben (aufgefrischt).
 Vor dem nächsten Zugriff ist eine Erholzeit notwendig.
Technische Informatik I
Schaltwerke 30
Chr. Vogt
Timing-Diagramm eines Lesezugriffes
Technische Informatik I
Schaltwerke 31
Chr. Vogt
Zugriffs- und Zykluszeiten
 RAS-Zugriffszeit
 Die Zeit vom Anlegen der Zeilenadresse bis zur Verfügbarkeit der Daten.
 Dies ist die für den Speichermodul angegebene Zugriffszeit.
 Erholzeit (RAS-Vorladezeit)
 Zeit, die nach einem Speicherzugriff benötigt wird, bevor der nächste Speicherzugriff erfolgen kann.
 Beträgt ca. 80% der Zugriffszeit.
 RAS/CAS-Zykluszeit
 Die Zeit zwischen zwei Zugriffen auf den Speichermodul.
 Summe von Zugriffszeit und Erholzeit (RAS-Vorladezeit).
 Liegt bei einem 70ns-DRAM bei etwa 130 ns.
 CAS-Zugriffszeit
 Zeit vom Anlegen der Spaltenadresse bis zur Verfügbarkeit der Daten.
 Liegt bei einem 70ns-DRAM bei etwa 20-25 ns.
 CAS-Zykluszeit
 Summe von CAS-Zugriffszeit und CAS-Erholzeit.
 Liegt bei einem 70ns-DRAM bei etwa 40 ns.
Technische Informatik I
Schaltwerke 32
Chr. Vogt
Zugriff im Page Mode
 Beim Zugriff im Page Mode wird
 das RAS-Signal nicht deaktiviert,
 das CAS-Signal kurz deaktiviert und wieder aktiviert.
 Vorteil: der zweite und weitere Zugriffe auf die gleiche Seite dauern nur wenig länger als die
CAS-Zugriffszeit.
Technische Informatik I
Schaltwerke 33
Chr. Vogt
Interleaving
 Beim Interleaving wird der DRAM-Speicher in mehrere Abschnitte, sog. Banks aufgeteilt.
 Für jede Bank gibt es eigene RAS- und CAS-Signale.
 Bei sequentiellem Speicherzugriff wird abwechselnd auf die Banks zugegriffen.
 Während der Erholzeit einer Bank beginnt bereits der Zugriff auf die andere Bank.
 Für die Zugriffsrate ist nur noch die Zugriffszeit, nicht die Zykluszeit maßgebend.
Technische Informatik I
Schaltwerke 34
Chr. Vogt
Refresh-Modi
 RAS-only Refresh
 Es wird ein Blindlesezyklus ausgeführt, bei dem
 das RAS-Signal aktiviert und eine Zeilenadresse angelegt wird,
 das CAS-Signal inaktiv bleibt.
 Eine externe Logik (oder die CPU) müssen nach und nach alle Zeilenadressen zuführen.
 CAS-before-RAS-Refresh
 Erfordert eine eigene Refresh-Logik mit einem Adreßzähler auf dem DRAM-Chip.
 Wird aktiviert durch Aktivieren des CAS-Signals vor dem RAS-Signal.
 Hidden Refresh
 Auch hierbei erzeugt ein Adreßzähler im DRAM die Refresh-Adresse.
 Wird aktiviert durch Umschalten des RAS-Signals bei aktivem CAS-Signal am Ende eines
Lesezyklus.
 Die zu lesenden Daten stehen auch während des Refresh zur Verfügung.
Technische Informatik I
Schaltwerke 35
Chr. Vogt
SDRAMs und DDR-SDRAMs
 Ein SDRAM (Synchronous DRAM) verwendet zum Timing der Zugriffe den vorhandenen
Systemtakt.
 Eine Zeitangabe - z.B. 10ns - für ein SDRAM bezieht sich nicht auf die Dauer eines Zugriffes
(wie die Angabe von z.B. 60ns bei einem normalen DRAM), sondern auf die kleinste
Taktzykluszeit mit der das SDRAM betrieben werden kann.
 Ein Zugriff dauert immer ein definiertes Vielfaches der Taktzykluszeit.
 Bei SDRAMs bewirkt eine Erhöhung des Systemtaktes auch eine Beschleunigung der
Speicherzugriffe.
 Ein DDR-SDRAM (Double Data Rate SDRAM) verwendet beide Flanken des Taktsignals
(also die positive und die negative Flanke).
Technische Informatik I
Schaltwerke 36
Chr. Vogt
Aufbau eines DDR-SDRAM
Technische Informatik I
Schaltwerke 37
Chr. Vogt
Zugriff auf ein DDR-SDRAM: Burst Mode, Page Hit
Technische Informatik I
Schaltwerke 38
Chr. Vogt
Zugriff auf ein DDR-SDRAM: Burst Mode, Bank Interleave
Technische Informatik I
Schaltwerke 39
Chr. Vogt
Zugriff auf ein DDR-SDRAM: Burst Mode, Page Miss
Technische Informatik I
Schaltwerke 40
Chr. Vogt