1. Outil "System Generator" 2. Réalisations de 2 cartes avec FPGA

Transcription

Fabrice Aubépart
Département Geii – Marseille
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1. Outil "System Generator"
2. Réalisations de 2 cartes avec FPGA
Colloque Geii Marseille – 30, 31 mai et 1 juin 2007
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Outil "System Generator"

Interface entre Matlab/Simulink et ISE (Xilinx) :
Æ Conception et simulation de systèmes numériques dans un
environnement graphique (Simulink) à partir de blocs IP et
descriptions VHDL et code matlab.
Æ Génération automatique du code VHDL ou verilog au niveau RTL.
Æ Co-simulation logicielle (Simulink) – Matérielle (FPGA) par
communication JTAG.
Æ Co-Design Logicielle (µC 32 bits RISC 'Microblaze')
+ Matérielle (blocs IP, VHDL, code matlab).
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Outil "System Generator" :
exemple : conception d'un filtre numérique
de type 'RIF'
Outil d'aide à la
conception du filtre
numérique
Bloc de
configuration
Bloc IP :
Filtre FIR
Interface entre données de type
réel et données en binaire
Interface entre données en binaire
et données de type réel
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6
7
Simulation (analyse spectrale)
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Co-simulation logicielle/matérielle
Bloc correspondant au filtre sous
forme de fichier de
programmation du FPGA
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conception blocs IP + importations VHDL
Driver pour CAN (VHDL)
Bloc IP :
Filtre FIR
Après génération de la
netlist VHDL ou verilog :
Driver pour CNA (VHDL)
Blocs IP
Placement et Routage avec
outil ISE (Xilinx)
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Outil "System Generator"

Avantages :
•
Conceptions et simulations rapides (prise en main rapide),
•
Validation de l'architecture par co-simulation,
•
Possibilités d'importations VHDL, etc.

Inconvénients :
•
Nécessite Matlab/Simulink et plusieurs ToolBox,
•
Trop haut niveau ? (manque de clarté),
•
Notion de temps d'échantillonnage quelques fois délicate…
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Réalisation de cartes
Carte avec Virtex2 (Xilinx)
ROM de configuration
9 Carte FPGA :
¾ 33 mm x 60 mm (4 couches)
¾ 5,5 grammes,
FPGA
Alimentations :
3,3 V et 1,5 V
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Connecteur
JTAG
JATG
Config
Master serial Config
PromP
XCF08P
Horloge LTC6905-80
1,8V
3,3V 1,2V 2,5V
3,3V
3,3V
5V
3,3V
Butée Gauche
CAN
108S102
Connecteur 9 pins
Ctr CAN
Butée Droite
CTR CNA
3,3V
8 Filtres
DEMs
&
Conversion
I/V
Tête
CAN
108S102
Ctr CAN
3,3V
Ctr CNA
FPGA
Virtex4
3,3V
CNA
PWM Lat_D
PWM Lat_G
Connections
Photorecepteurs
Sens Ar_G
3,3V
Sens Ar_D
PWM AR_G
5V
Reset
3,3V
LTC3417
Connections
vers
Carte
Moteurs
PWM AR_D
CAN Ctr CAN
101S101
XC9801
Connection
Alimentation
3,7 Volts
Cmd Moteur
Turbine
5V
Connection
Gyromètre
Connections
vers
Cmd Moteur Carte Tête
CNA
Modifiée
3,3V
2,5V
LED
5V
Port libre 16 pins
1,8V
LTC3417
1,2V
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Opération
Réalisation de la
carte
Soudage des
composants
Prix euros
HT
237 euros pour
6 cartes
(quantité minimum)
50 euros
(par composant :
FPGA, mémoire)
Composants
FPGA Virtex-4
FX12
PROM
XCF08P
Prix euros
HT
124 euros
11 euros
Coût total : 503,34 euros
Autres
30
euros
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Questions lors de la conception :
•
Achat des composants (FPGA, mémoire de configuration) : Où acheter ?
Coût ? Quel composant (FPGA) ?
•
Règles de dessins : Comment ?
•
Définir les capacités de découplage et les alimentations : Comment
estimer ?
•
Réalisation du PCB : Combien de couches ? Où faire ?
•
Soudage de certains composants (FPGA, mémoire de configuration) : Où ?
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Merci…
Des démos ! Æ Bâtiment B département Geii
(suivre les flèches)
• Démos avec System Generator
• Démo de l'outil Chipscope (Xilinx) : Analyse logique des signaux d'une
architecture à l'aide de blocs IP utilisant la mémoire interne du FPGA.
Schéma
de principe
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