Été 2013 Département de génie électrique Chargé de cours

École de technologie supérieure
Département de génie électrique
Trimestre
Chargé de cours
Préalable
Crédits
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Été 2013
Vincent Lacasse
ELE340
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ELE748 ARCHITECTURE DES SYSTÈMES ORDINÉS ET VHDL
Plan de cours
DESCRIPTION SOMMAIRE
Le cours a pour but de présenter à l’étudiant les éléments clefs de l’architecture des
ordinateurs. L’emphase sera mise sur les critères de performance et l’analyse des
architectures. Il sera entre autre question de la hiérarchie de la mémoire, du parallélisme
au niveau des instructions et des données et des systèmes d’entrées sorties. Un objectif
parallèle du cours est l’approfondissement du langage de conception VHDL notamment
par le biais de la conception en laboratoire de composantes d’un système ordiné.
OBJECTIFS
− Familiariser l’étudiant(e) avec l’historique de l’évolution technologique des architectures
des ordinateurs ainsi que la terminologie et les critères de performance.
− Étudier les architectures d’ordinateurs modernes
− Étudier les éléments périphériques essentiels qui entrent dans la conception des
systèmes ordinés : la mémoire, les éléments d’entrées et de sorties, les bus, etc.
− Développer une expérience pratique en laboratoire de l’utilisation du langage VHDL.
STRATEGIE PEDAGOGIQUE
Cours magistraux (39 heures de cours)
− Exposés magistraux
− Études de cas
Travaux de laboratoire (24 heures de laboratoire)
− Réalisation de trois laboratoires (démonstrations et rapports) dans le cadre des
séances de laboratoire.
PLAGIAT ET FRAUDE
Les clauses du « Chapitre 10 : Plagiat et fraude » du « Règlement des études de
1er cycle » s’appliquent dans ce cours ainsi que dans tous les cours du département de
génie électrique. Afin de sensibiliser les étudiants au respect de la propriété intellectuelle,
tous les étudiants doivent consulter le document Citer, pas plagier !
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ÉVALUATION
Évaluations individuelles :
Éléments évalués
2 devoirs de 2.5% chacun
Intra de mi session
Examen final
Date d’évaluation
Au cours de la session
e
7 cours
Durant la période d’examen
Pondération
5%
25%
25%
Évaluations en équipes (laboratoires)
Éléments évalués
Date d’évaluation
Laboratoire #1
Durant la 3e période de laboratoire
Laboratoire #2
Durant la 8e période de laboratoire
Laboratoire #3
Durant la 12e période de laboratoire
Pondération
10%
20%
15%
L’équipe doit démontrer la fonctionnalité de son circuit à la date d’évaluation
mentionnée. Le rapport et le code incluant le testbench doivent être remis au plus
tard à 23h59 du dimanche suivant la date d’évaluation mentionnée.
ABSENCE À UN EXAMEN : Dans les cinq (5) jours ouvrables suivant la tenue de son examen,
l’étudiant devra justifier son absence auprès de la Coordonnatrice - Affaires départementales (Génie
électrique) pour un examen durant le trimestre et auprès du Directeur du Service de la gestion
académique pour un examen final. Toute absence non justifiée par un motif majeur (maladie
certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen, entraînera
l’attribution de la note zéro (0).
RETARD : Les travaux doivent être remis à la date prévue. Aucun travail ne sera accepté s’il est
remis en retard. Un retard entrainera une note de 0 à l’équipe. Seule une circonstance
exceptionnelle pourra justifier une retard (ex. malade avec un billet du médecin).
CONTENU (39 HEURES)
1. Évolution des architectures des ordinateurs et critères de performance (2U)
− Historique, classes d’ordinateurs, RISC vs. CISC
− Tendances technologiques, consommation d’énergie, coûts, fiabilité
− Mesures et critères de performance, benchmarks
2. Le processeur (révision) (1U)
− Les processeurs à jeux d’instructions réduits
− La structure interne des processeurs : “datapath” et “control”
3. Le parallélisme d’instructions (3U)
− Le pipeline
− Les types d’aléas, leurs conséquences et solutions
− La spéculation
− L’ordonnancement statique et les processeurs VLIW
− L’ordonnancement dynamique les processeurs superscalaires
4. Examen de mi-session – semaine 7 (1U)
ELE748 ARCHITECTURE DES SYSTÈMES ORDINÉS ET VHDL
ÉTÉ 2013
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5. La mémoire (2U)
− Les technologies : SRAM, DRAM, Flash, disques
− La mémoire cache
− La mémoire virtuelle
6. Étude de cas réels (1U)
7. Les systèmes d’entrées et de sorties (2U)
− Problématique d’interconnexion dans un système ordiné
− Architecture des systèmes d’entrées et de sorties
− Périphériques généraux
− Périphériques de communication, bus
− Exceptions, Interruptions, « traps »
8. Les multiprocesseurs et le parallélisme de donnés (1U)
− Vector, SIMD, GPU, Clusters
Note : Tous les unités de cours (U) sont d'une durée de 3 heures 30 minutes par semaine.
La durée proposée par chapitre est estimée.
EXPÉRIENCE EN INFORMATIQUE
Indissociable du cours et du laboratoire. Utilisation de l’environnement de conception pour
FPGA de Xilinx.
RÉFÉRENCES BIBLIOGRAPHIQUES
Obligatoires
• Notes de cours (Moodle)
• Hennessy & Patterson (H&P5), Computer Architecture: A Quantitative Approach, 5th
Edition, Morgan Kaufmann, 2012
Recommandées
• Patterson & Hennessy (P&H4), Computer Organization and Design: The
Hardware/Software Interface, Revised 4th Edition, Morgan Kaufmann, 2012.
• Stallings (S), Computer Organization and Architecture, 6th Ed., Prentice Hall, 2003
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