TP Système numérique Tutorial sur la suite logicielle Xilinx ISE ATLYS

TP SYSTEME NUMERIQUE EMBARQUE : TUTORIAL XILINX ISE ATLYS
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Dans le menu sélectionne file New project
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Cliquez sur next
Attention à bien cocher VHDL
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Un résumé de la configuration du projet est donné
2.2)
Ecriture du fichier VHDL,et des entrées sorties
Dans la barre de menu faire
Project new source
On peut remarquer qu’il est possible
D’implanter :
- Un fichier VHDL
- Un fichier vérilog
- Une schématique
- Un processeur embarqué si le
FPGA le permet
- Un IP core ( industrial property) qui
Correspond à une fonction numérique
complexe développé par l’industriel
(voir page suivante)
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Faire Next et définir les entrées sorties :
On peut remarquer que contrairement au CPLD il n’existe pas le type buffer
Cliquez sur next
Un résumé apparait alors :
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Cliquez sur finish
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2.3)
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Simulation d’un bloc VHDL
2.3.1) Ecriture du fichier Testbench
Un fichier testbench est un fichier stimulis qui va nous permettre d’élaborer les signaux d’entrées afin de pouvoir simuler le
fonctionnement de notre fonction numérique dans le module lsim.
Depuis la version 10 de ISE les stimulis ne sont plus générés en utilisant des chronogrammes mais par les lignes de code. On donne
dans le dossier annexe la syntaxe usuelle pour élaborer un fichier testbench.
L’extension d’un fichier testbench est aussi un fichier .vhd.
Sélectionnez le module VHDL
Allez dans le menu project new source
Cliquez sur next :
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Cliquez sur next :
Encore un résumé faire next
Pour voir apparaitre notre fichier testbench
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2.3.2) Compile simule et debug
Pour passer en mode simulation cliquez sur simulate
Clique droit sur simulate behavorial Model
et process properties
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Faire ok, pour lancer la simulation double
cliquez sur simulate behavorial Model
Le logiciel lsim se lance et nous donne le résultat de notre simulation
Faire file
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exit pour quitter le logiciel lsim
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2.4) Approche de conception par symbole et IP Core
Cette partie du didacticiel permettra de fusionner plusieurs fichiers VHDL avec l'intégration d'un IP CORE. On associera à
chaque fichier VHDL un symbole schematic. Un schéma dit de TOP LEVEL nous permettra d'intégrer tous les symboles
schematic afin de réaliser notre fonction numérique globale.
Dans la fenêtre design on voit apparaitre nos différentes fonctions codées avec un bloc vhdl. Le bonton implementation doit être
coché les fichiers Testbench de simulation ne sont alors plus visibles. Il ne reste plus que les fichiers VHDL.
2.4.1) Intégration d'un IPCORE
Afin de disposer d'une Horloge interne nous allons mettre en place l'IP CORE. Un symbole sera créé automatiquement pour cet
IPCORE.
Faire projet -->new source
Choisir l'outil IPCORE et nommez le GEN_CLK
Choisir un IPCORE du type Clocking wizard
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Dans la fenêtre suivante choisir l'IPCORE
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. En cochant la case on fera apparaître les IpCORE compatible avec notre FPGA
Le menu de configuration de l'IPCORE clocking Wizard apparaît ci-dessous. La fréquence en entrée sera de 100MHz et aucun
traitement ne sera effectué sur cette Horloge.
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cliquez sur Next pour chaque fenêtre jusqu'à l'écran suivant :
On peut décocher dans les menus la broche
RESET et locked non utile bien souvent
Cliquez sur generate pour intégrer l'IPcore dans notre projet
2.4.2) Création des schematic symbol pour chaque bloc VHDL
On doit créer un schematic symbol pour chaque bloc VHDL
Implantez votre code VHDL dans l'environnement d'ISE. Puis dans le menu Design utilies double cliquez sur le sous menu
Create schematic symbol. Le symbole correspondant à la fonction numérique écrit-e en code VHDL est alors crée.
Double cliquez sur create Schematic symbol . Répetéz la même opération pour les autres blocs VHDL sauf l’IPCORE
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2.4.3) Création du schéma de TOP LEVEL
Sélectionne le FPGA cible :
Puis Allez dans le menu projet
new source et choisir schematic. Nommez ce schéma didact_top
Le schéma vierge avec ses outils apparaissent ci-dessous
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La première chose est de placer sur la feuille les différentes schematic symbol grâce à l'outil add symbol :
Les symboles dans ce cas particulier sont :
- L'IP CORE CLK_GEN
− Le symbole schematic DIV
− Le symbole schematic COMPTEUR
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Puis de relier chaque module par l'outil fil add wire
De nommer les broches d'entrées grâce à l'outil Net Name
De nommer le bus de sorties par un bus flottant nommée OUT compteur
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de relier ce bus flottant aux modules compteur
D'identifier les signaux externes qui seront associés aux pattes du FPGA grâce à l'outil add I/O marker.
Pour un bus le nom du noeud doit se faire de la façon suivante :
Nom du bus (N :0)
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bus de N+1 fils
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