Projet PC/PO - e

Projet PC/PO
Codage des niveaux logiques
Décodeur de signaux RC5
0
1
Période: 1,778ms, i.e. 562,5Hz
Christophe Braillon
[email protected]
Télécom 1ère année
Exemple de codage
Trame RC5
1,778ms
1
NAT REP
A4
A3
A2
A1
A0
D5
D4
D3
D2
D1
D0
Adresse entre 0 et 31
Donnée entre 0 et 63
Nature: 1
1 1 0 0 1 0 1
Répétition: t mod 2
Travail demandé
Emission, transmission et réception
Algorithme proposé pour décoder une trame
Conception théorique PC et PO
Signal RC5 modulé à 36KHz
1 1 0 0 1 0 1 1 1 ...
TSOP1738
Séquence RC5
Décodeur de télécommande (implantation):
Conversion des trames RC5 en données 14bits
Affichage sur LEDs et afficheurs 7 segments:
Infrarouge
11001011100110
5V
1, NAT, REP sur LED0 à LED2
A[4:0] et D[5:0] sur les 4 afficheurs 7 segments
Séquence RC5 complémentée
1 1 0 0 1 0 1 1 1 ...
5V
1 NAT REP
0V
Planning indicatif
I
0h
II
1h30
I:
II:
III:
IV:
V:
VI:
VII:
III
3h
IV
4h30
V
6h
VI
A[4:0]
D[5:0]
Gestion des cas d'erreur (impulsion parasite, ...)
Composants fournis
VII
7h30 8h
Présentation
Elaboration de l'algorithme
Conception PC + PO
Réalisation PC seule + simulation
Réalisation PC + PO + simlation
Battement
Implantation sur carte + mesures + démo
12h
En plus des composants habituels de la bibliothèque
Xilinx, pour pourrez utiliser le “convertisseur 16 bits
vers afficheur 7 segments” disponible à l'adresse cidessous.
Vous y trouverez aussi la datasheet du récepteur
infrarouge TSOP1738.
http://www.inrialpes.fr/sharp/people/braillon
Remarque importante
Vous devrez constituer un dossier qui pourra être évalué par les enseignants en cours de
projet.(Il n'y a pas de rapport à rendre mais faites un effort sur la rédaction).
Annexe
Rappel des différentes pattes du FPGA:
LEDs:
On trouvera dans ce dossier:
Un planning prévisionnel détaillé avec l'état d'avancement réel.
La rédaction de toute la partie théorique.
LEDG: 45
LED1 à LED8: 111, 109, 102, 100, 98, 96, 94, 89
Les schémas de chaque partie. (n'oublions pas qu'il est possible de faire des blocs
autonomes pour la PC et a PO qui seront réutilisés pour le schéma final...)
Afficheurs 7 segments
Les traces des simulations.
Les impressions des mesures.
CLK: 182 (clock à 50MHz)
Ces documents devront être suffisament clairs pour pouvoir servir de support lors de la
présentation.
Tout ces documents seront demandés au moins lors de la présentation, leur qualité sera
évaluée au niveau de chaque point.
AN1 à AN4: 41, 40, 36, 35
CA à CG, DP: 22, 20, 17, 15, 10, 8, 6, 4
PB11: 73 (signal RC5 complémenté)