De la puce à l`algorithme

Transcription

Formation RTL to Layout STMicroelectronics - Avril 2001
De la puce
à
l'algorithme
Centre de Formation Continue en Microélectronique et Microsystèmes
méthodologie 1
pas à pas
•De la puce à l’algorithme
•Conception et fabrication
•Circuiterie des portes CMOS complémentaires
•Comportement électrique de la porte CMOS
•Circuiterie des portes CMOS non complémentaires
•Eléments de mémorisation statiques
•Eléments de mémorisation dynamique
•Structures régulières sur silicium
•Addition sur silicium
•Multiplication sur silicium
méthodologie 2
Buts de cette leçon
Montrer que
12-
la technologie change rapidement
cette évolution est prévisible (technology roadmap)
⇒ les méthodes de conception doivent suivre
Donner une idée grossière des méthodes de conception
méthodologie 3
Évolution de la technologie des ordinateurs
1945: ENIAC
Complexité
18 000 tubes
Encombrement 200 m
Vitesse
3
150 opér. / s
Consommation 10 kW
1990 : 68 040
x 100
x 10
x 10
x 10
-8
5
-4
-3
Coût
$1 000 000
x 10
Fiabilité
Heures
x 1000
1 200 000 transistors
3
2 cm
6
20 10 opér. / s
1W
$ 1000
Années
méthodologie 4
Et si les voitures
Vitesse
Consommation
110 km / h
10 l / 100 km
x 10
x 10
5
-4
-3
Coût
100 000 F
x 10
Fiabilité
Année
x 1000
Poids
1t
x 10
-8
3 000 km / s
1 l / 100 000 km
100 F
1 000 ans
10 mg
méthodologie 5
Évolution de complexité
9
10
nombre de transistors / puce
10
8
7
10
6
10
5
10
4
10
3
is)
o
rm
(densité x surface)
1 Gigabit
256 M
64M
pa
M2000
5% ans)
16M
(
Dec
an 1,8
/
5
,
4M
1 en
Alpha II
=
e
l
e
c ub
1M
n
a
Pentium
o
s
d
s
i
(
T9000
cro
80486 PowerPC
256K
64 K
80386 68040
68020
16K
/an
5
80286
4K
3
1, an)
=
ce 2,2
68000
1K
n
a
iss le en
8086
o
mémoires
r
c oub
microprocesseurs
(d
8080
4004
10
1970
1980
1990
2000
Gordon Moore 1971
méthodologie 6
Évolution de surface de puce
croissance = 1,13/an
Pentium ,68050
80486,68040
80286
taille en mm2
10
2
68000
68020
8086
4M
256K
1
16K
64 K
4K
1970
16M
1M
8080
10
64M
80386
1980
mémoires
microprocesseurs
1990
2000
méthodologie 7
Évolution finesse de gravure et densité
longueur de grille ( µm )
100
25 µ
10
Nombre
de portes
par mm 2
10 µ
3µ
2µ
1
0,8
0,6
0,4
0,2
100 à 200
1250 à 1500
1,5 µ
1µ
15 000 à 20 000
0,5 µ
30 000 à 40 000
0,35 µ
0,18 µ
0.1
1960
1970
1980
1990
45 000 à 60 000
2000
méthodologie 8
Évolution le la Fréquence d'horloge des
microprocesseurs
1000
croissance = 1,25/an
DEC Alpha
80486
100
PowerPC
80386
SPARC
AMD 2900
80286/68020
10
8086/68000
1
0.1
8085/Z80
8080/6800
1973
1983
1993
Le gigahertz sera atteint peu au delà de l'an 2000
méthodologie 9
Puissance dissipée par quelques microprocesseurs
puissance en Watts
•
40
35
30
25
20
15
10
5
Dec Alpha
50 Watts
•
Dec Alpha 200
pentium 66
I80286
•
I80386 DX 33
•
?
• pentium 130
•
• powerPC 66
DX 50
•• I80486
I80486 DX 33•I80486 DX/2 66
1980
1985
1990
1995
La dissipation d’un boîtier plastique est ≈ 2 Watts
méthodologie 10
dd
Tension d’alimentation V
(différence de potentiel entre dVd et Vss )
Évolution de la tension d’alimentation Vdd
12
11
10
9
8
7
6
5
4
3
2
1
1960
1970
1980
1990
2000
Nous verrons dans le cours suivant comment taille de transistor, vitesse,
puissance, champ électrique, tension d’alimentation Vdd, dissipation sont liés
méthodologie 11
2010 ?
Évolution de la puissance de calcul
fréquence x loi de Amdhal ( complexité)
Puce
Intro
286
386
486
Pentium
1982
1985
1989
1993
Vente/an
1992
37
49
13
Vente/an
1996
0,8
39
75
5,4
Complexité
Mips
130 000
275 000
1 200 000
3 100 000
1
5
20
100
croissance = 1,5/an
Remarque: l’évolution de la puissance de calcul suit l’évolution
de la complexité (nombre de transistors) des circuits.
méthodologie 12
Évolution du coût de la Lithographie
Nombre d'étapes de fabrication
700 Coût relatif de la lithographie (par rapport à 1,0 µm)
10
600 9
500
400
8
7
6
5
300
200
100
4
3
2
1
0
1,2
1,1
1,0
0,9
0,8
0,7
0,6
0,5
0,4
0,3
0,2
0,1
Finesse de gravure (µm)
Coût des équipements x nombre d'étapes de lithographie
méthodologie 13
Évolution des parts des technologies
<1%
100
90
80
Pourcentage
70
60
50
4%
19%
22%
2%
40
30
41%
20
ECL
4%
TTL et
autres
PMOS
9%
2% 3%
20%
17%
6%
7%
12%
15% 15%
1%
21%
74%
64%
24%
2% GaAs
et autres
Bipolaire
2%
10%
14%
60%
NMOS
MOS
48%
39%
CMOS
10
0
1%
4%
12%
BIPOLAIRE
ANALOGUE
3%
<1%
12%
1982
($10,2B)
1987
($29,0B)
1%
BICMOS
1996
1989
1988
($41,2B)
5%
($46,0B)
1990
($88,0B)
($47,4B)
Années
méthodologie 14
Quel est le but de la conception
Le but ultime de la conception est de produire les dessins des masques
d’un circuit qui est fonctionnellement équivalent à ses spécifications initiales.
Qu’est-ce que la conception descendante
La conception consiste à passer d’un niveau d’abstraction à un niveau
plus bas
• en conservant la fonctionnalité
• en respectant certains objectifs décidées aux niveaux supérieurs:
surface, vitesse, consommation, testabilité, robustesse
• en respectant certaines contraintes physiques
• règles de dessin, délai, consommation, ... des composants
méthodologie 15
Dépasser la concurrence
Où rechercher la performance ?
-Algorithmes
-Logique
-Schématique
-Electrique
-Dessin
-Technologie
(réduire le nombre d'itérations)
(réduire le chemin et/ou le nombre de portes)
(réduire le nombre de transistors)
(réduire le retard et la période d'horloge)
(réduire la surface, le nombre de vias et contacts)
(réduction des dimensions, BICMOS, GaAs, …)
méthodologie 16
Complexité des interconnexions
méthodologie 17
Les niveaux d'abstraction et la conception
Stochastique
descendante
1 2 3 4 5 6
Queue Number
Fonctionnelle
for i=0 to 10
do
case input of
1: b := 5;
2 b := 10 ;
end;
Transfert de registres
Begin
@ Posedge(clock)
->trig ;
if (trig=1) a=b&c ;
end
Portes logiques
RQ
S
Quantité d’information
multipliée par un ou
deux ordres de grandeur
à chaque étape
transistors
p
p
n
n
masques
méthodologie 18
Étapes de la conception
Spécifications
Voir cours de Conception Avancée
Définition Fonctionnelle
Synthèse logique
Modèle de délai & consommation
Synthèse électrique
Paramètres électriques
Synthèse topologique
Règles de dessin des masques
fondeur
Placement-Routage
Vérification
dessin des masques
si la conception est bonne
méthodologie 19
Acteurs de la conception
spécifications
modifications
Concepteur
règles de dessin
paramètres
électrique
Outils CAO
évaluations
puce
Fondeur de
Silicium
bibliothèque
de cellules
dessin masques
vecteurs de test
Testeur
•spécifications: à tout niveau, saisie graphique ou textuelle (VHDL)
•modifications: éditeur graphique ou éditeur textuel
•évaluation: résultat de simulation (SPICE, VHDL) ou de vérification (DRC, ERC, LVS)
•règles de dessin des masques: garantissent que la puce se comporte comme son modèle
•les paramètres électrique servent à particulariser les simulateurs généraux (SPICE)
•des morceaux de circuit réutilisables (dans certaines conditions) sont répertoriées en bibliothèque
•la reproduction sur la puce des dessins des masques (GDS II) est automatique
•la puce fabriquée doit être testée par application d’une série de vecteurs (HILO)
méthodologie 20
Nécessité de modèles prédictifs
( surface, délai, consommation, robustesse)
Impact de la décision
•
Système
•
Fonctionnel
•
Architectural
•
Logique
•
Électrique
•
Topologique
très importante
très faible
très bonne
précision du modèle
méthodologie 21
Indicateurs pour une conception efficace
Indicateurs
- Surface de silicium
- Période d'horloge
- Temps de conception
- Rendement de fabrication
- Durée du test
- Coût du boîtier et montage
- Puissance dissipée
- Fiabilité
coût de fabrication
performance
coût de conception
fenêtre de commercialisation
coût d’utilisation
coût d’utilisation
méthodologie 22
Les interfaces
Technologie
Règles de dessin
Modèles électriques
Full custom
Bibliothèque de cellules précaractérisées (fonction, délai)
Cellules spécialisées ( ROM, RAM, chemin de données, ...)
Prédiffusé (tableau de portes, mer de portes)
Programmable (Électriquement, logiquement)
Microprocesseurs, microcontrôleurs
méthodologie 23
Comment obtenir du rendement
Minimiser la surface
Éviter les schémas à risque
Ne jamais faire confiance à une
simulation électrique typique
nombre
1
10
100
1000
10 000
rendement
0.9995
0.995
0.95
0.61
0.0067
méthodologie 24
Le Y de Gaski
niveau système
niveau algorithme
niveau architecture
Domaine structurel
niveau logique
Domaine comportemental
niveau électrique
Système
niveau topologique
Bloc fonctionnel
Registre, UAL
Système
Algorithme
Transfert de Registre
Porte, Bascule
Équations logiques
Transistor, fin
Modèle de transistor
Dessin des masques
Polygone, contact
Dessin du schéma
Capacité parasite,
résistance, diodes,.
Bloc
Plan de masse des blocs
Plan de masse du circuit
Domaine φysique
Encombrement système
méthodologie 25
circuit
système
Niveaux d'assemblage
boîtier
puce
porte
transistor
carte
rack
méthodologie 26
Le Challenge: tenir les délais
Incidence sur
les bénéfices
0%
-3,5%
coût de
développent
dépassé de
50%
-10%
-20%
-22%
dépassement
du coût
de 9 %
-30%
-40%
hypothèses
20% croissance du marché
12% d'érosion annuel des prix
5 an de vie du produit
-33%
Production
retardée de
6 mois
Source Mc Kinsey and Co
méthodologie 27
Réduire le temps de conception
démarche descendante vérifiée
Simulation, preuve
régularité
Structure compiler
réutilisabilité
Bibliothèque
Blocs (PLA, ROM, RAM, BitSlice, ..)
Générateurs
Plan de masse
Placement & Routage
méthodologie 28
Période d'Horloge
T cm ≥ N g ( T pg + L * T ic ) + (T su + T cko ) + T ck Skew
1000
MHz (ou période d'horloge)
F
Temps de propagation moyen par porte (ns)
Temps de propagation par unité de longueur d'interconnexion
(quadratique finesse de gravure)
Longueur moyenne des connexions entre portes
Nombre de couches (portes) logiques entre registres
Tcm
= Temps de Cycle Minimum (ns) =
Tpg
Tic
=
=
L
Ng
=
=
Tsu
= Temps d'Écriture des Registres
Tcko
= Temps de Lecture des Registres
Tck Skew = Dispersion des horloges dans le circuit
Registre
Source
Ng
Registre
Destination
Tcm
méthodologie 29
D'où vient qu'un circuit dissipe de la puissance ?
PD = F * Ar ( I ds-sat * Ft * Vdd + C *
2
Vdd
) + ( I ds-stat + I ds-leak ) * Vdd
PD
F
Ar
Ids-sat
= Puissance dissipée
= Fréquence d'horloge (MHz)
= Taux d'activité (nombre moyen de transitions par cycle de calcul)
= pointe de courant (courant de court circuit ) à travers les transistors
Ft
V dd
C
Ids-stat
Ids-leak
=
=
=
=
=
P et N saturés durant une transition transition ( µA )
temps moyen pendant lequel les transistors P et N conduisent tous les deux (ps)
Tension d'alimentation (V)
Cgs
Capacités parasites ( pF )
s
p
Courant statique (nul en logique non ratio)
d
Cgd
Courant de fuite (normalement négligeable)
d
Cdiff-sub
n
Cg
s
0V
méthodologie 30
s
Puissance dissipée
2
PD = F * Ar ( I ds-sat * Ft * Vdd + C * Vdd ) + ( I ds-stat + I ds-leak ) * Vdd
F
Ar
=
=
Ids-sat =
Ft
=
V dd =
C
=
Réduire F
revient à ralentir le circuit, ce qui n'est pas le but
En moyenne, il y a 12 transition utile par cycle
Toutes les autres transitions sont des "glitches"
Les "glitches" sont dus a des reconvergences de chemins de longueur différentes
Le nombre de glitches peut être réduit par une conception adéquate.
Le courant statique à la commutation peut être éliminé par de la logique dynamique
à phases non recouvrantes (coûteux)
Son effet est réduit en minimisant le temps de commutation Ft
Le temps de commutation est réduit par des signaux a grande pente
En général, le courant de commutation compte pour moins de 10% du total
réduire la tension d'alimentation réduit quadratiquement le courant I ds
et donc linéairement la vitesse.
Certaines réalisations de portes logiques ont moins de capacité parasite.
La voie la plus prometteuse est de réduire le taux d'activité Ar
méthodologie 31
Technologie
des
puces
technologie 33
Les fondeurs de Silicium imposent des
Règles de Conception
1- Règles de Dessin des masques
2- Règles électriques
Rappel: L’étape ultime de la conception
est le dessin des masques
dessin symbolique
Dessin des masques
Fabrication des masques
Technologie
But de cette leçon
Montrer les liens entre 3 niveaux:
1- Électrique (transistors et connexions)
2- Masque dessinés (étape ultime conception)
3- Circuit fabriqué (technologie)
Conception
Schéma électrique
opérations technologiques
circuit fabriqué
technologie 34
Cristal de silicium pur
tétraèdre
noyau
électrons de
valence
14
Synthèse: Jean Louis Noulet INSA
technologie 35
Cristal de silicium pur
tétraèdre
noyau
Si
Si
Si
Si
Si
Si
Si
Si
Si
Si
Si
Si
électrons de
valence
14
comme carbone, germanium, étain, …
technologie 36
Silicium dopé N
Si
Si
Si
électron délogé
par l'agitation
Phosphore
Si
P
Si
Si
Si
Si
P
pentavalent
technologie 37
Silicium dopé P
Bore
Si
Si
Si
Si
B
Si
Si
Si
Si
B
trivalent
1 pour 1000 à 1 000 000 Si
technologie 38
Jonction pn
dopé N
_
+
dopé P
silicium
dopé N
dopé P
_
+
P
n
p
B
noyau
(fixe)
électron trou
mobile
dopé N
+
_
noyau
(fixe)
Zone dépourvue de
charges mobiles
dopé P
dopé N
dopé P
_
+
technologie 39
MOS: Métal/Oxyde/Semiconducteur
Grille ou Gate G
Source S
Drain D
Grille
S
D
Oxyde
(Si O 2 )
Semiconducteur
Silicium dopé
substrat (bulk)
Au début (RCA 1962) la grille était en Aluminium d'où le nom MOS:
Métal/Oxyde/Semiconducteur
Le MOS est parfaitement symétrique et on appelle SOURCE (d'électrons) le coté le plus
négatif (le plus positif pour les PMos)
Le substrat est mis à la masse (à Vdd pour les PMos)
technologie 40
MOS: isolation par diode
Source et Drain dopés
N
- - - - - - -- -- - +
- - -- -- -- - - - -- +
+
-- -- - - - - - - -- -- - +
+
+
+
- - - - - -- +
- -- - - - -++
+
+ + +
+
+
+ + ++ + + + + + + + + + +
++ +
+
+ + + + +
+ + +
+
+
+
+ + +
+ + +
+ + +
+ +
+
+ + +
+ + +
+
Substrat (dopé P )
+ ++
+ +
Entre les zones ayant des électrons (-) libres et celle ayant un déficit
d'électrons (+) il y a une zone dépourvue de tout porteur et donc non
conductrice ou isolante ( à condition que les jonctions PN soient
correctement polarisées)
technologie 41
_
+
+
MOS: Effet d'un champs électrique
_
_
Si O2
Grille
isolant
_
+
Champs vertical: porteurs attirées
ou repoussées: changement de la
concentration
+ _
Champs horizontal: vitesse
limitée par la mobilité
des porteurs
technologie 42
MOS: état bloqué
Vgs
Grille
S
oxyde
D
Bulk (substrat)
Si Vgs est inférieur àVt (tension de seuil dépendant du dopage et de
l'épaisseur d'oxyde) le transistor est bloqué
Sa conduction extrêmement faible est exploitée en micropuissance
La résistance de la couche d'oxyde est > 1012Ω.
technologie 43
MOS: état passant
Grille
S
D
Bulk (substrat)
Si Vgs est supérieur à Vt (tension de seuil) le transistor conduit
Les charges positives sont repoussées vers le bas et les charges
négatives (électrons) attirées vers le haut s'accumulent sous la grille.
Il y a inversion, et création d'un canal.
Si le champs augmente, la densité de charges augmente et la profondeur du canal
augmente également. Les charges disponibles croissent comme le carré du
champs
technologie 44
MOS: état saturé
Vd augmente
Grille
S
D
Bulk (substrat)
Grille
S
S
S
S
D
Si Vd augmente trop alors Vgd devient inférieur àVt alors
le MOS se bloque du côté du drain. Plus Vd augmente, plus la
résistance du MOS augmente. Le courant reste alors constant.
On dit que le MOS sature.
technologie 45
MOS: état saturé
G
canal du transistor
R
S'
S
partie
pincée
D
I DS
VS' = VS + R * I DS
La tension en S' contrôle le transistor par VGS’
⇒ Le courant IDS contrôle le transistor
⇒ Le courant IDS reste constant
I DS
I DS
⇒ VS' ⇒ VGS' ⇒ I DS
⇒ VS' ⇒ VGS' ⇒ I DS
}I
DS constant
technologie 46
Coupe d'un transistor
Un circuit intégré est une superposition de couches, semiconductrices, conductrices ou isolante
contacts
diffusion
poly
métal (aluminium)
oxyde
poly
oxyde
substrat
Si O2 oxyde
diffusion
substrat
technologie 47
Photogravure: exposition
Silicium
Dépot
lumière ultra-violette
faisceau d'électrons
rayons X
Alu évaporation
condensation
SiO2 oxydation
préciptation
exposition
à travers un
masque
opaque
Résine
photosensible
Tournette
force centrifuge
pour tendre
évaporation solvant
cuisson
technologie 48
6"
masque plein champs
photorépétition sur tranche
technologie 49
canon à
électrons
réticule
plaques
électrostatiques
balayage
objectif
Résolution= 0,5 λ / ouverture
Pas de masque
Actuellement λ = 250 nm
résolution = 0,25 µ
profondeur de champs = µ
résolution = 0,1µ
alignement = 0,2µ
petite série (prototype)
dispersion des électrons
technologie 50
Gravures des zones non masquées
Résine négative
(durcie par U.V.)
Résine positive
(décomposée par U.V.)
développement et
dissolution de la résine
gravure chimique des
zones non protégées
par la résine
le reste de la résine est
dissout et le circuit est
lavé
technologie 51
Fabrication d'un transistor
grille
longueur dessinée
200 Å
gravure
diffusion
N
implantation
silicium
polycristallin
1,0 µ
implantation
longueur effective
recuit
(1000° / 1200°)
débordement
technologie 52
Transistor fabriqué
grille
(longueur L)
(largeur W)
isolant de grille
épaisseur e
drain
source
substrat
grille
canal
(longueur L)
(largeur W)
source
drain
Jonction PN ou Diode
substrat
substrat
technologie 53
découpe dans l'oxyde
Verre (quartz)
oxyde de chrome
ma
s
qu
ed
es
sin
ép
ar
le
co
nc
e
pte
ur
Etapes de fabrication (1)
masque
oxyde
technologie 54
mise en place de la grille
ma
s
qu
ed
es
sin
ép
ar
le
co
nc
e
pte
ur
masque
grille
oxyde
technologie 55
implantation de phosphore ou arsenic dans le substrat
In
dé
pe
nd
an
td
u
co
nc
e
pte
ur
grille
diffusion N
substrat
Ions d'ARSENIC ou PHOSPHORE pour la diffusion N et de BORE pour P
La grille et l'oxyde épais servent de masque
technologie 56
Grille ( soulevée pour
voir le canal )
grille
n2
sio
fu
dif
( é dif
qu f u s
ipo i o
ten n 1
tie
lle
)
connexion conditionnelle
entre diffusion 1 et 2
Substrat ( équipotentielle )
diffusion
Le transistor est parfaitement aligné avec
sa grille (technologie autoalignée)
technologie 57
Connexions de transistors
connexion en poly
schéma électrique équivalent
transistor N
connexion en diffusion
grille
Remarque: on construit simultanément les connexions
de bas niveau (poly et diff) et les transistors
technologie 58
Trois vues de 2 transistors
(bas niveau)
Electrique
Dessin des masques
Vue en coupe
technologie 59
Oxyde mince
Photolithographie
des zones actives
Croissance de
l'oxyde épais
Implantation
sélective
(ajustement seuils)
Dépôt et
Photolithographie
du polysilicium
Implantation
A la fin de ces opérations
les transistors sont définis.
Il reste à les interconnecter
technologie 60
Dépôt puis gravure
de l'oxyde épais
(CVD)
Dépôt puis gravure
des connexions
en aluminium
Dépôt d'oxyde, gravure
dépôt d'aluminium, gravure
des autres niveaux
d'interconnexion
technologie 61
Coût d'une Puce
Cpuce = Cprocess + Ctest + Cboîtier + Ctest
Ctranche
Cprocess =
Puces/ tranche =
(Puces/tranche ) * Rdm puce
2
π * ( Φ tranche /2 ) π * Φ tranche
-
Rdm puce =
S puce
2 * S puce
- motif test
Rdm tranche
1 + densité défaut * S puce
C puce
= Coût de fabrication d'un circuit (puce)
C process
= Part du process dans le coût total
C tranche
= Coût de fabrication d'une tranche
S puce
= Surface de la puce
Rdm puce = Nombre de puces bonnes rapporté au total
Rdm tranche = Nombre de tranches bonnes rapporté au total
technologie 62
Interconnexions
(technologies à 2 niveaux de métal)
métal 2
Via
Le via et le contact ne peuvent être superposés
métal 1
polycristallin
Contacts
connexion
d'équipotentielles
diffusions
body N+ diff P
diff N body P+
technologie 63
Règles de dessin des masques ECPD15
implantations
2,4
contact (métal 1/poly, métal1/diff)
Via (métal1/métal2)
contacts
polycristallin
diffusion
1
2,4
0,8
3,2
1,6
métal 1 et métal 2
2,4
1
1,6
1,6
2,4
1,6
pas ≥ 5,2
2,0
pas ≥ 5,6
1,4
2,2
2,0
2,2
2,0µ
0,8
2,4
2,4
distance via à bord poly
transistor
1,6
2,4
1
diff P
bord du puits N
4,8
diff N
4,8
Valeurs minimum
sauf taille de
contacts et des
vias (2µ x 2µ)
technologie 64
contacts
implantations
polycristallin
diffusion
0,5
0,75
1,25
2,0
1,5
1,0
1,0
0,75
1,5
0,75
1,0
1,0
1,5
1,5
pas ≥ 3,25
pas ≥ 3,5
contact ou via
1,0
transistor
0,5
1,5
1,5
1,5
1,0µ
1,5
1,0
1,0
1,5
3,0
diff P
3,0
bord du puits N
diff N
Valeurs minimum
sauf taille des
contacts et des
vias (1µ x 1µ)
technologie 65
implantations
1,2
diffusion
0,5
contacts
0,4
1,6
0,8
1,2
polycristallin
1,2
0,5
0,8
0,8
1,2
0,8
pas ≥ 2,6
transistor
1,1
1,0
pas ≥ 2,8
1,0
1,1
bord du puits N
diff P
2,4
1,0µ
1,0µ
0,4
1,2
1,2
2,0µ
0,7
0,8
1,2
0,5
diff N
2,4
Valeurs minimum
sauf taille des
contacts et des
vias (1µ x 1µ)
technologie 66
Règles de dessin des masques AMS 0.6µ
Implantations
P et N
diffusion
1,2
0,4
0,9
contacts
métal 1
polycristallin
0,8
0,4
métal 2
0,3
0,9
0,9
0,4
0,6
0,6
0,6
0,8
contacts
0,3
diff P
bord du puits N
diff N
0,6
0,6
0,8
1,8
0,8
0,4
0,6
0,7
0,5
0,4
0,8
0,6
vias
transistor
0,9
1,8
Distance implantation
0,8 si P et 0,4 si N
Valeurs minimum sauf taille
des contacts (0,6µ x 0,6µ)
et des vias (0,7µ x 0,7µ)
technologie 67
Circuiterie des
portes CMOS
complémentaires
complémentaire 68
But
Passer d'une porte logique
(ou d'un ensemble de portes) au dessin
fonction logique
portes logiques
réseau N
Optimiser la surface en minimisant
- le nombre de transistors
- le nombre de vias et de contacts
- le nombre d'arêtes de polygone
réseau P
Minimiser le temps de conception
porte logique
classique
symbolique
masque
complémentaire 69
Abstraction logique
+5V
Discrétisation
des tensions
Valeur logique 1
}
tolérance
au bruit
pris comme 0 par certaines
portes et comme 1 par d'autres
Valeur NON logique
0V
Valeur logique 0
}
tolérance
au bruit
0
0
1
1
Transistor N
Bloqué si grille = 0
Passant si grille = 1
Transistor P
Passant si grille = 0
Bloqué si grille = 1
complémentaire 70
Portes élémentaires en CMOS
5V
p
a
p
a
n
b
p
b
n
p
p
n
0V
n
n
0V
+5 V
0
p
1
n
p
n
0V
0 1
0 1 1
1 1 0
0 1
0 1 0
1 0 0
complémentaire 71
Discrétisation du temps
A
A
B
2,4 volt
2,6 volt
portes de seuils logiques différents
1
⇒
2,5 volt
B
0
0
1
fonctionnement non logique
dispersion technologique ⇒ dispersion des seuils logiques
dispersion technologique + bruits ⇒ tension sans image logique
passage par tension non logique ⇒ incohérence circuit/fonction
incohérence + délai des portes ⇒ incohérence temporaire
incohérence temporaire ⇒ discrétisation du temps
discrétisation du temps ⇒ horloge (synchrone ou autosynchrone)
complémentaire 72
Comparaison logique/analogique
Analogique
Logique
Précision limitée (techno)
Précision arbitraire (# bits)
Valeur approchée (±5%)
Valeur exacte
Logique infidèle
fidélité absolue (pas de dérive)
Compensations nécessaires
pas de compensation
Valeurs continues
valeurs discrètes (bruit de quantification)
Temps continu
Temps discret (bruit d'échantillonnage)
Silencieuse et sensible
Bruyante et insensible
Exemple: multiplieur de Gilbert
(Mos en faible inversion) 14t
Exemple: multiplieur 5x5 bits
550 transistors MOS bloqués/saturés
complémentaire 73
4 vues d'une fonction logique
a
b
❶
métal
poly
diffusion
s
b
p
❷
Electrique
Logique
Vdd
a
Vdd
p
0V
a
b
b
s
n
0V
Vdd
a
Masque
métré ❹
n
s
0V
Masque
symbolique
❸
s
complémentaire 74
Portes logiques un peu plus complexes
Vdd
p
p
Réseau
trans. P
p
d
Sortie
Entrées
Vdd
Réseau
trans. N
c
b
a
a
p
b
Vdd
p
p
p
p
n
n
n
n
n
n
n
d
0V
n
0V
c
0V
a
b
c
d
a
b
c
d
complémentaire 75
Réseau de transistors
Réseau
trans. N
Réseau
trans. P
Sortie
Entrées
Vdd
Réseau
trans. N
0V
érie
s
n
xe
ET logique
conduit si les
2 réseaux conduisent
Réseau
trans. N
u
sea
é
r
t2
soi
soit 2 réseaux en parallèle
soi
t1
tran
sist
or
Conduit si sa
grille vaut 1
Réseau
trans. N
Réseau
trans. N
OU logique
conduit si l'un ou l'autre
(ou les deux) réseaux conduisent
complémentaire 76
Conception des portes complexes (1)
Equation logique ⇒ schéma électrique
Réseau
trans. P
Sortie
Entrées
Vdd
Réseau
trans. N
Les transistors P sont utilisés
pour tirer à 1 et les transistors
N pour tirer à 0. Il n'y a pas
de perte de seuil
En conséquence les fonctions
réalisables sont des fonctions
DECROISSANTES des entrées.
0V
Vdd
n
p
0V
Fonction identité
qui ne marche pas
complémentaire 77
conduit
si f(E)
conduit
si ¬ f(E)
0V
Sortie f(E)
Entrées E
Vdd
Un et un seul des deux réseaux N et P conduit à
chaque instant. Ces réseaux sont logiquement
complémentaires.
Comme l'un est en transistor P et l'autre en transistor
N, les réseaux N et P sont duaux. Les deux réseaux ont
les mêmes entrées et le même nombre de transistors.
Vdd
Réseau
P
Réseau
P
Réseau
N
Réseau
N
conduit
conduit
0V
haute impédance
correctes
court circuit
complémentaire 78
a
b
Pour construire une porte complexe on construit en premier le
réseau de transistors N, avec les règles:
c
d
e
Vdd
a
c
b
d
Pour construire le réseau de transistors P on peut procéder de 3 façons:
1 - croiser les règles ci dessous
2 - utiliser l'algèbre de Boole pour complémenter la fonction et
procéder comme pour les N
3 - utiliser une méthode graphique pour tracer le dual du graphe N.
e
a
b
ET - réseaux en série
OU - réseaux en parallèle.
c
d
e
Vss
complémentaire 79
construction du dual
Méthode 1: croiser les règles
Règle pour
le réseau N
Vdd
a
c
b
d
D
Equation pour le réseau P F = ( a ∨ b ) ∧ ( c ∨ d ∧ e )
c
d
ET - transistors parallèle
OU - transistors série
Méthode 2: complémenter
Equation pour le réseau N F = (a ∧ b) ∨ c ∧ (d ∨ e)
e
a
b
Règle pour
le réseau P
ET - transistors série
OU - transistors parallèles.
e
Vss
Se souvenir que N tire à la masse, donc l'équation doit être
complémentée, et P conduit pour un 0 donc les variables doivent être
complémentées
complémentaire 80
construction du dual (suite)
Méthode 1: construire le graphe dual
Vdd
a
c
b
F
d
c
a
e
a
b
Graphes duaux: tout cycle de l'un est sommet de l'autre et
réciproquement. Les arêtes externes sont les connexions à
l'extérieur
d
+5V
Vdd
F
c
d
e
e
b
Vss
0V
Vss
complémentaire 81
amélioration électrique
Raccourcir les chemins
entre sortie et alimentation
Minimiser la capacité
parasite de sortie
Mettre plus près de la sortie les
transistors activés le plus tard
f= a ∧b ∨ c ∧(a∨b)
a
b
b
a
c
a
b
b
f
a
b
c
c
b
a
b
a
a
b
a
a
b
a
c
b
c
a
a
b
a
c
b
c
b
c
b
a
b
a
a
complémentaire 82
b
amélioration délai et consommation
Dimensionner plus gros les transistors ayant une
charge plus importante
Affecter la charge capacitive la plus faible aux
signaux les plus actifs
Connecter les signaux les plus en retard prés de la
sortie
complémentaire 83
Stratégies de dessin
Aligner les diffusions
d
e
c
b
a
moins de coude, moins de contacts
Aligner les grilles
a
moins de coude
complémentaire 84
Diffusions alignées (1)
V dd
a
b
V dd
b
d
c
e
f
b
a
a
c
c
e
e
d
d
f
f
a
b
c
d
e
V ss
V ss
1- Trouver tous les
chemins décrivant
chaque réseau passant
une fois et une seule
par toutes les branches
(chemin de Euler)
2- Trouver un chemin
parcourant les
transistors dans le
même ordre pour les
deux réseaux
3- S'il n'existe pas de
tel chemin, briser les
réseaux et
recommencer avec
chaque bout.
complémentaire 85
a
b
c
d
a
b
Vdd
p
p
p
p
n
n
n
n
c
d
Ces deux réalisations sont elles équivalentes ?
0V
complémentaire 86
Vdd
Vdd
diff P
diff N
métal poly diffusion
Vss
Vss
complémentaire 87
Vdd
Vdd
diff P
diff N
métal poly diffusion
Vss
Vss
complémentaire 88
Diffusions de plusieurs portes alignées
a ⊕b
Vdd
0V
métal
a
a
b
b
poly
diffusion
( a ∧ ( a ∧ b)) ∧ ( b ∧ ( a ∧ b )) = a ∧ b ∨ a ∧ b = a ⊕ b
complémentaire 89
Diffusions de plusieurs portes alignées
a⊕b
Vdd
a≥ b
0V
métal
a
a
b
b
poly
diffusion
( a ∧ ( a ∧ b)) ∧ ( b ∧ ( a ∧ b )) = a ∧ b ∨ a ∧ b = a ⊕ b
complémentaire 90
Comportement électrique
de la
Porte CMOS
électrique 91
Dimensionnement électrique
On a vu des familles de portes et des stratégies de dessin pour
minimiser # transistors et capa parasites
minimiser surface de silicium
On veut maintenant
fonction logique
minimiser les délais
Moyen:
- Adapter la taille W des transistors
L
à la charge à contrôler
schéma à transistors
transistors dimensionnés
Besoin :
- Modèle pour calculer
les dimensions optimales
masques
électrique 92
Comportement électrique
•Modélisation
•Etablissement des équations
•Fonctionnement d'un inverseur en statique
•Détermination du seuil logique
•Courant statique
•Seuil et immunité au bruit
•Inverseur en dynamique
•Considérations simplificatrices
•Calcul des capacités parasites
•Dimensionnement d'une chaîne d'inverseurs
•Dimensionnement de portes logiques
•Latch-Up
électrique 93
MOS: modélisation du volume
z
e
W
n+
n+
L
(p)
1- On néglige les bords
S
G
n+
L
D
x
n+
2- On néglige z
y
(p)
x
électrique 94
y
Comportement physique à admettre
La quantité Q de porteurs attirés de la source sous la grille est linéairement proportionnelle au
champs électrique vertical produit par Vgs ( on ne prend pas en compte la tension du substrat )
Vgs
-
+
quantité de porteurs
S
substrat
Q = ε (Vgs e
Vt)
La vitesse de déplacement vde ces porteurs dans le canal est linéairement proportionnelle
au champs électrique horizontal produit par Vds (on néglige la vitesse de saturation)
Vds
S
+
D
Mobilité µ Silicium
GaAs
Electron 700 cm 2 /Vs 4000 cm 2 /Vs
Trous
230 cm 2 /Vs 200 cm 2 /Vs
( la tension du substrat, l'Effet de Substrat , l'effet "Early sont négligés dans les circuits LOGIQUES)
électrique 95
MOS: établissement des équations
Vds
Vgs
S
G
n+
D
dy
n+
(p)
y
V(y)
x
dQ =
v=
dQ = ε W dy ( gs - (y) - t )
(y)
t
)
ds
=
V V
I
V V V
dt
e
dt
tension
tension
surface du condensateur
vitesse des porteurs
capacité/unité de surface/V
capacité/unité de surface/V
ε
W dy ( Vgs e
d (y)
dy µ
= E=- µ V
dy
dt
champ électrique
mobilité des porteurs
Ids
=
µε
W ( Vgs e
(y)
V(y) - Vt ) dV
dy
facteur de mérite de la technologie
électrique 96
MOS: intégration des équations
Vds
Vgs
S
µε
=2K
e
n+
G
D
dy
n+
V(y)
y
L
Ids
⌠


⌡
µε
W (Vgs e
y
=
y
Ids =
0
⌠


⌡
2K W
0
Ids y
Ids
= 2K W
=2K W
L
(y)
V(y) - Vt ) dV
dy
(Vgs - V(y) - Vt )
équation différentielle
dV(y)
dy
[(Vgs - Vt ) V(y) - 12 V(y)2 ]
[ (Vgs - Vt ) Vds - 12 Vds 2]
Pas de constante d'intégration
car V(0) = 0
Pour y = L on a V(y) = Vds
Equation du mode ohmique ou linéaire
électrique 97
Oh
miq
ue
MOS: modèles possibles
quadratique
2
linéaire
R =
2 (Vgs - Vt ) Vds - Vds
1
2 K (V gs-V t)
X
Y
2 *(Vgs - Vt )
sans modulation de profondeur (simpliste)
sans pincement du canal (irréaliste)
générateur de courant
tangente au sommet
Z
Vgs - Vt
avec régulation du courant par pincement
sans modulation de la longueur du canal
[
modèle pour circuits analogiques
avec influence de Vds sur la longueur
électrique 98
MOS: résumé des 3 modes
Bloqué:
Ohmique:
Vgs < Vt
Vgs > Vt
et
Vgd > Vt
2
Ids = 2K W (Vgs -Vt)Vds - Vds
2
L
1
R =
2 K (Vgs-Vt) (zone ohmique)
Vgs > Vt et Vgd ≤ Vt
2
Ids = 2K W (Vgs- Vt) (Vgs- Vt) - (Vgs- Vt)
L
Saturé :
2
Ids = K W (Vgs-Vt)
L
2
électrique 99
Facteur de Gain K
µε
K = facteur de gain de la technologie =
2e
µn = mobilité des électrons ≈ 690 cm2 V -1 s -1
2
-1 -1
µp = mobilité des trous
≈ 230 cm V s
ε = permitivité du SiO 2 ≈ 35 10 -5 µF cm -1
-3
e = épaisseur du SiO 2
≈ 2 10 cm = 200 Å
-1
-1
unité de K = µF V s = µA V
} même pour N et P
-2
Remarque importante:
-5
-2
Kn = 690 35 -310 ≈ 60 µA V
2 2 10
-5
-2
Kp = 230 35 -310 ≈ 20 µA V
2 2 10
La température et la
saturation de vitesse
dégradent ces valeurs
de 50%
électrique 100
Applications cunutesques (1)
5V
Kn ≈ 40 µA V-2
Kp ≈ 16 µA V -2
VTn ≈ 1,0 V
VTp ≈ 1,5 V
S
G
5V
Lp = 1µ
Wp = 1µ
D
G
D
S
bloqué
ohmique
saturé
Imax =
Ln = 1µ
Wn = 1µ
bloqué
ohmique
saturé
µA
Imax =
électrique 101
µA
MOS: Ids/Vgs
Ids
cs
te
Gm =
ds
=
Transconductance
ou gain du transistor
(petit signal)
V
Courant d'inversion faible
∂ Ids
∂ Vgs
Vgs > Vt ⇒ Ids
Vt
gs-Vt)
(V
Ids = K W
L
Vgs
2
Gm ≈ 2 K W (Vgs-Vt)
L
électrique 102
MOS: Ids/Vgs
W V
=
K
saturation
L
Saturé
Vgs = 5V
mi
qu
e
Ids
Ids
2
ds
Oh
Vgs = 4V
Ids L
R=
=W
Vds
R
Vgs ≥Vtn
Vgs = 3V
Vds
électrique 103
Zones de fonctionnement du MOS
MOS N
saturé
(bloqué
du côté
du drain)
n
Vd
s=
Vg V
d gs
=V Vt
t
n
bloqué
partout
Vds
Vgs = Vtn
5V
ohmique
(bloqué
nulle part)
0
0
Vtn
Vgs
5V
électrique 104
p
ohmique
(bloqué
nulle part)
MOS P
p
Vd
s=
Vg V
d gs
=V Vt
t
5V
Vds
0
Vgs
Vgs = Vtp
0
bloqué
partout
saturé
(bloqué
du côté
du drain)
5V- Vtp 5 V
électrique 105
Zones de la caractéristique de transfert de l’inverseur
0V
S
tp
-V
gs
5V
-V
=
ds
n
Vt
s-
Vg
D
G
f
d
s=
Sortie
b
0
- Vtp
0
Vd
Entrée
a
-V
D
V
S
c
5
G
Sortie Vds pour le N
5V - Vds pour le P
5V
Vgs = Vtn
5V
Vtn
e
g
2,5 V 5V - Vtp 5 V
Entrée Vgs pour le N
5V - Vgs pour le P
électrique 106
Les 5 régimes de
l'inverseur
logique
P ohmique
A
B
N bloqué
P ohmique
N saturé
A
P saturé
B
Vtn
2,5 V
P saturé
N Ns
oh atu
m ré
iq
ue
C
P bloqué
N saturé
D
0
0
C
P saturé
N bloqué
P
N saturé
oh
P m
sa iq
tu ue
ré
5V
D
N ohmique
P bloqué
E
E
5 V - Vtp 5 V
N ohmique
électrique 107
Caractéristiques de transfert de l'inverseur
ou variation du seuil logique (1)
5V
Sortie
Vc
Vc
G
0V
1
α2 = 0,1
Entrée
α2 = 10
p
Wp
Κp
Lp
Sortie
G
α=
α2 =
5V
n Wn Κ n
Wn Wp Κn
Ln L * Κp
p
rapport des
géométries
rapport des
mérites
5 V - Vtp
Ln
0
Entrée
0
Vtn
2,5 V
5V
électrique 108
Seuil logique de l'inverseur (2)
VDD
VDD
Entrée
Vc
p
Sortie
Vc
n Vc
0V
Ids sat p
0V
Ids sat p
=1
Ids sat n
Ids sat n
Courant de saturation L → ∞ Ids sat
2
W
= K
Vgs - VT
L
Remarque: si on tient compte de la saturation de vitesse des porteurs, le courant Ids sat devient
Courant de saturation L → 0
Courant ohmique
Ids sat = vlim ε
e
W Vgs - VT
IDS Ω = K W Vgs - VT - Vds Vds
2
L
électrique 109
Seuil logique de l'inverseur (3)
K=
µε
2e
Wn
α=
Kn
Ln
∗
K p Wp
Lp
I ds −sat − n
=1
I ds −sat − p
Seuil de commutation Vc =
( Vc − Vtn )
α
=1
( Vdd − Vc − Vtp )
Vdd − αVtn − Vtp
1+ α
si α = 1, Vc ≈ Vdd = 2,5 Volt
2
électrique 110
Courant statique de l'inverseur
Vdd
Marge de
bruit NM 1
Ishort
Vc
Seuil de
commutation
Marge de
bruit NM 0
I ds −sat − n
=1
I ds −sat − p
La puissance dissipée
quand les 2 transistors MOS
conduisent est généralement
négligeable devant celle de
la charge et décharge des
capacités parasites
0
0
Vtn
2,5 V
I ds −short = K n
Wn
Ln
5 V - Vtp 5 V
 Vdd − Vtn − Vtp 




1+ α


2
µε
K=
2e
électrique 111
Immunité au bruit (1)
gain =
Vdd
Entrée
Vdd
immunité au bruit =
Marge de
bruit NM 1
p
Sortie
sortie
G
δ Ventrée= -1
δ Vsortie
Bruit toléré
Bruit généré
Seuil de
commutation
Somme des marges
Excursion logique
n
G
0V
Marge de
bruit NM 0
0
0
Vtn
2,5 V
NM 0+ NM 1
5 V - Vtp 5 V
Vdd
entrée
électrique 112
Tolérance et sources de bruit (2)
NM1
sortie 1
Bruit par couplage
capacitif
valeur
non
logique
gain > 1
VTn
0
Bruit par couplage
résistif (alimentations)
NM0
Vdd
Vdd
-VTp
sortie 0
Bruit thermique
Vdd
ligne
Vss
Bruit dû aux particules
dégrade toujours
doit restaurer
électrique 113
Qu'est-ce que le délai
Le retard à la propagation d'un circuit, logique ou
délai, est le temps mis par un changement de l'état
logique d'un signal d'entrée du circuit pour induire un
changement de l'état logique de sa sortie
Pourquoi les portes ont-elles un délai
Un circuit est formé de couches conductrices séparées
par des isolants qui constituent des capacités.
Les éléments actifs sont des transistors qui ne laissent
passer qu'un courant faible.
électrique 114
Evaluation temporelle
La prédiction des délais est essentielle pour vérifier à l'avance
que le circuit obéira aux spécifications quand il sera fabriqué.
Comment prédire les délais (sans fabriquer le circuit)
❶
❷
- Simulation électrique exhaustive
- Coûteuse ou impossible
- Effets de mémorisation
- Simulation électrique du chemin critique
- Repérer le chemin critique
- Sensibiliser le chemin critique
❸ - Donner une définition et une expression du Délai des portes
- Cumulative (Délai chemin = Σ délais portes du chemin)
- Simple à formuler
- Précise (± 5% de la simulation électrique)
électrique 115
Remarques préliminaires
Augmenter la taille de tous les transistors ne change pas le délai
Définition du délai d'un porte: temps qui sépare les événements 1 et 2
1 - entrée franchit un seuil
2 - sortie franchit un seuil même seuil pour toutes les portes
V dd
Seuil de délai ≠ seuil logique ⇒ On prend
2
b
a
c
b d2 c
a
d1
d
d3
délai = d 1 + d 2+ d 3
d
V dd
2
électrique 116
Remarques préliminaires (2)
Le délai dépend des capacités parasites et des transistors
qui limitent le courant destiné à les charger ou décharger.
Il est assez facile de calculer les capacités parasites.
Le problème est donc de donner un modèle simple pour les
transistors.
électrique 117
État de l'art en modélisation des délais
• Modèle RC: Les transistors en commutation sont remplacés par un réseau de
résistances équivalentes et d'interrupteurs.
• Modèle IC: Les transistors en commutation sont remplacés par un réseau de
générateurs de courant et d'interrupteurs.
• Modèle tabulé: Les portes sont "précaractérisées" à partir de simulations
électriques préalables prenant en compte les différentes charges de sortie et les
différentes pentes d'entrée possibles.
• Modèle polynomial: Le délai et la pente de sortie sont approchés à l'aide d'un
polynôme prenant en compte la pente d'entrée, la capacité de la charge et les
dimensions des transistors.
• Modèle explicite: Le délai est approché à l'aide d'un polynôme prenant en
compte la pente d'entrée, les dimensions des capacités parasites et des transistors
et les caractéristiques de la technologie.
électrique 118
Etablissement du modèle IC (exemple)
Vdd
Vdd
p I p Sortie
Entrée
n
0V
In
Sortie
Vc
CL
0
Entrée
Somme des
capacités
parasites
On observe que l'inverseur est un
générateur de courant déclenché par
le passage du seuil
T↓
⇒
T↑
T↓
=
T↑
=
Vc
1 C
L
I sat n
1 C
Vc
L
I sat p
électrique 119
Modèle IC (2)
Vdd
Ids
Ids sat p
Ωp
CL
I=0
Vdd
CL
début de
charge
fin de
charge
Ids
I=0 Ids sat n
Ωn
CL
début de
décharge
CL
fin de
décharge
V dd
Vdd - VTp
V dd
2
VTn
T↑
T↑
=
V dd 1
CL
2 I sat p
T↓
V dd 1
=
↓
T
CL
2 I sat n
électrique 120
Modèle RC pour canaux courts (3)
Vdd
Vdd - VTp
Vdd
2
VTn
T↑
I sat
T ↑=
T↑
=
=
Vdd 1 C
L
2 I sat p
v lim Cox W V dd - VT
Vdd
CL
1
V dd -VT v lim Cox W
technologie
Varie peu avec Vdd
T↓
T↓
=
V dd 1
CL
2 I sat n
( canal court ⇒ vitesse limite des porteurs)
⇒
CL
↑
T =R
W
} assimilé à R
électrique 121
Considérations simplificatrices
(en dynamique)
1- Les points de fonctionnement d'une porte logique sont 0v etVdd
2- Le courant disponible en sortie d'une porte n'est important
que lorsque l'une des branches est bloquée.
3- Pendant la grande majorité de la charge de la capacité de sortie,
la branche qui conduit est saturée.
4- A partir de ce moment, la tension d'entrée ne varie plus beaucoup,
et on peut considérer que le courant de sortie est constant
5- On peut donc assimiler une porte à un générateur de courant Isat
déclenché lorsque la tension d'entrée passe un seuil
électrique 122
Calcul des paramètres du modèle
Cin
Wp
Lp
Wn
Ln
porte 1
vers
d'autres
portes
Cout
Cin
Cconn
Wp
Lp
Wn
Ln
Cout
Cconn
porte 2
1- Calculer les capacités de sortie Cout
2- Calculer les capacités Cin des portes en aval et Cconn des connexions
3- Calculer le W/L équivalent du réseau P
4- Calculer le W/L équivalent du réseau N
électrique 123
Capacités parasites de l'inverseur (1)
Vdd
Cgs
Les capacités de drain Cgd
comptent pour entrée et sortie.
C oxyde = w Wn
s
p
Entrée
d
Cgd
d
n
Cgs
0V
Sortie
Cdiff-sub
La capacité des diffusions Cdiff
est q Wn
w et q sont des constantes
dépendant du style de dessin et de la
technologie
s
électrique 124
Capacités parasites de l'inverseur (2)
Cgs
Wp
transistor
P
L
Lc
entrée
Cgd
Cgd
Cgs
sortie
Lc
Wn
L
transistor
N
pour le P
Cgs = Cgd = Wp
pour le N
Cgs = Cgd = Wn
L Cox
2
L Cox
2
Capacités d'entrée:
Cgs + Cgd du transistorP +
Cgs + Cgd du transistorN
Capacités de sortie:
Cgd du transistorP +
Cgd du transistorN +
capacités de diffusion
électrique 125
Application cunutesque (3)
Vdd = 5 V
10µ
1µ
3µ
entrée
sortie
3µ
1µ
diff n
3µ
Vss = 0 V
Isat p = 200 µA
Isat n = 640 µA
Cox = 170 nF cm-2
Cj = 30 nF cm -2
Calculer
1- Cin et Cout
2- Le délai de l'inverseur non chargé
3- Le délai avec une sortance de n
4- La puissance dissipée à 50 Mhz
Cin =
tchargé =
nF
Cout =
nF
ps
tlim =
Pdyn =
électrique 126
ps
W
Corrections & Conclusions (1)
1- Calcul de Cin et Cout
-8 -2
-8
≈
in
=
(
3µ
+
10µ
)
*
1
µ
*
170
nF
*
10
µ
2
200
nF
10
C
-8 -2
-8
Cout = 1/2 * Cin + ( 3µ + 10µ ) * 3 µ * 30 nF * 10 µ ≈ 2 200 nF 10
Conclusion: Pour l'inverseur les capacités Cin & Cout sont équivalentes
2- Calculer le délai d'un inverseur non chargé
T↑
=
↑
=
T
Vc
Vc
C out
I sat p
C out
I sat n
=
Vdd
=
2 10 * 200 * 10
Vdd
C out
2
C out
-6 ≈
30 ps
-6 ≈
30 ps
3 * 640 * 10
Conclusion: Par construction les temps de montée et descente de l'inverseur
équilibré (Isat p = Isat n ) sont les mêmes
Un inverseur non chargé a un délai indépendant de sa taille ⇒
vitesse limite de la technologie
électrique 127
Corrections & Conclusions (2)
3- Calcul du délai avec une charge équivalente à n inverseurs
Vdd C out + n* C in
≈ 30 * ( n + 1) ps
T↑ =
I sat
2
↑
Conclusion: Le délai est la somme d'un délai interne et d'un délai de
charge
4- Calcul de la puissance dissipée à 50 MHz par un inverseur chargé
2
Energie stockée dans la capacité parasite = C V
2
Cette énergie est dissipée une fois par cycle d'horloge.
6
P = 1/2 * 50 10 *
6
2
Vdd*
2
(Cin + Cout)
-8
-6
P = 1/2 * 50 10 * 5 * (2 200 + 2 200) 10 ≈ 27 500 nW ≈ 27 10 W
Conclusion: Le taux d'activité des portes est faible
électrique 128
Sortance importante (1)
?
-1
C0
Cn >> C0
On veut réaliser l'adaptation entre une porte (petite) et une charge
capacitive élevée avec un délai T de la porte d'adaptation aussi
court que possible
Augmenter la taille des transistors de la porte d'adaptation
augmente le délai de la porte précédente.
⇒
Il faut des étages d'adaptation
électrique 129
Adaptation des charges (2)
C0
Ci
C1
Cn >> C0
Quel est l'optimum
peu de portes
à délai long
?
beaucoup de
portes à délai
court
électrique 130
1+f 1
C0
1+f i
C1
1+f n
Ci
Cn >> C0
C i+1
ème
. Le délai du i
inverseur est Ti ↓↑ = (1 + f i ) T lim
C
i
n
n
n
On a : Π f i = C n ; On veut minimiser Σ Ti ↓↑ proportionnel à Σ (1 + f i)
C0
i=1
i=1
i=1
Cn
n
ln C 0
Cn
Le minimum est obtenu pour fi =
C 0 soit n =
ln (f i )
Soit f i =
( )
ce qui revient à minimiser n (f i + 1) ≈
fi + 1
obtenu pour 1+ 1 - ln(f i) = 0
fi
ln (f i )
électrique 131
1+f 1
C0
1+f i
C1
1+f n
Ci
Cn >> C0
1+ 1 – ln ( f i ) = 0 donne f i ≈ 3,5 et ln ( fi ) ≈ 1,3
fi
fi + 1
varie de moins de 10% entre 3 et 5
On observe de plus que
ln (f i )
Donc n = 
C
1
ln ( n
C0
1,3
)
électrique 132
Visualisation du minimum (tableur)
4.5
4.3
fi + 1
ln (fi )
4.1
3.9
3.7
3.5
2
2.5
3
3.5
4
4.5
5
5.5
6
électrique 133
Entrance importante
plus lente
plus
rapide
électrique 134
Quel est le circuit le plus rapide ?
v
a
b
c
v
a b
c
électrique 135
Latch up (1)
Thyristor
et
te
ch
gâ
+
anode
p
n
p
n
cathode
+
gâchette
-
électrique 136
Latch up (2)
Vdd
Vdd
N
P+
N
Rn
βn
latéral
N+
Rp
P
P
βp
vertical
Rn
βp
Rp
βn
Réduire βn * βp
Réduire Rn + Rp
Mettre un prise substrat tout les 40µ au maximum
Epitaxie sur P+, isolation par tranchées remplies d'oxyde, …
électrique 137
Circuiterie des portes
CMOS non
complémentaires
Centre de Formation Continue en Microélectronique et Microsystèmes non complémentaire 138
But: Portes rapides avec peu de transistor
Inconvénient: restrictions d'emploi
Optimiser
- la vitesse
- le nombre
de transistors
Profiter des temps
morts pendant lesquels
les entrées ne sont pas
disponibles
fonction logique
transistors
masques
Conjonction à transmission
VDD
1
s
a
a
3
2
s
b
( a∧ b )∧ a∨ b =a ⊕ b
10 transistors
b
4
4 transistors
Problèmes:
a=b=1 ⇒ dégradation du niveau S
a=b=1 ⇒ court-circuit entre a et b
Disjonction à transmission
a
VDD
3
1
b
s = a⊕b
4
1
a
3
2
s = a⊕b
2
0V
4 transistors
b
4
4 transistors
Majorité à transmission
a
a
1
2
b
s
c
majorité (a,b,c)
a∧b ∨ (a ∨ b)∧c
10 transistors
s
b
c
3
4
4 transistors
Disjonction à transmission (2)
b
a
b
1
2
s1
a
s2
a
3
b
1
2
s1
3
b
4
b
4
b
5
0V
métal
poly
diffusion
b
a
b
s
a
0
0
1
1
b
0
1
0
1
s1 s2
10
01
01
10
Porte ratio (pseudo CMOS)
La porte Ratio est
moins coûteuse que
la complémentaire
- elle consomme
- le Vout low est
mal défini
Ratio: dépend du
rapport des tailles
des transistors
sortie
VDD
Vout
low
entrée
points de repos
I ds
On impose Vout low < α Vtn, α étant la marge de
bruit. Le transistor P est saturé et le transistor N
ohmique. Il vient :
Wp
2
W
n
Kn
(5 - VTn)Vol = Kp
(VTp - 5)
Ln
Lp
0
Vout
low
Vds
5V
Si on prend VTn = VTp = 1V,
Kn = 2 Kp et
.
α = 1/2 on a un rapport de dimensions d'environ 4
Exemples de porte ratio
VDD
a
b
c
d
e
a
b
d
porte complexe
a
c
b
d
c
e
e
6 transistors
porte OU répartie (PLA)
a
c
b
d
e
10 transistors
Porte semi-ratio
Q
VDD
taille
non critique
S
R
courant
seulement au
basculement
Q
Ratio
Semi ratio
S
R
Si on interdit R=S=1 alors la réalisation Ratio de la
bascule RS ne consomme pas et coûte moins.
Cascode Différentiel
VDD
montage
différentiel
partie
commune
réseau de
transistors N
entrées communes
aux 2 réseaux
F
réseau de
transistors N
complémentaire
F
On a échangé le réseau de transistors P
contre un réseau de transistors N utilisant
les variables complémentées.
Avantage
Les sorties F et F sont disponibles
les 2 réseaux peuvent avoir des parties
communes
Inconvénients
Nécessites des entrées directes et
complémentées
Cascode Différentiel
VDD
F
montage
différentiel
F
entrées communes aux 2
réseaux de décision
VDD
F
Réseaux de décision
Porte différentiel
( deux réseaux N duaux )
Porte complémentée
( réseau P et réseau N duaux )
Quand un des réseaux conduit, l'autre ne conduit pas et réciproquement.
Il existe un algorithme pour construire les arbres DCVSL à partir de leurs
tableaux de Karnaugh: l'algorithme K-MAP.
Cascode Différentiel: exemple 1
f
f
f
f
a
b
c
avant fusion
après fusion
f est tiré à Vss par a.b.c + a.b.c + a.b.c + a.b.c
f est tiré à Vss par a.b.c + a.b.c + a.b.c + a.b.c
Cascode Différentiel: exemple 2
f
a
b
d
f
f
c a
b
a
e
c
d
b
avant fusion
d
f
ca
b
e
d
e
c
e
après fusion
Toutes les fonctions ne se prêtent pas
à une réalisation Cascode Différentiel
Résumé sur les portes Statiques
(pas d'horloge)
5V
1P
nP
nN
porte
complémentaire
n transistors N
n transistors P
(sauf si entrées
dupliquées)
2P
rappel
passif
nN
porte
ratio
n transistors N
1 transistor P
temps de
montée long
nN
nN
porte
différentielle
2n transistors N
2 transistors P
domaine d'intérêt
réduit(asynchrone)
Porte logique dynamique
(horloge)
Φ
transistor
de précharge
sortie
entrées
réseau
N
transistor
d'évaluation
Porte travaillant
à mi-temps
Coût: 1 transistor P
n+1 transistors N
Pendant la précharge (φ = 0) la sortie vaut 1
Pendant l'évaluation (φ = 1) la sortie passe
conditionnellement à 0
Problèmes:
1: immunité au bruit réduite (Vtn au lieu de Vdd/2)
2: "bruit" du aux partages de charges
3: vitesse minimum (fuite en faible inversion)
Mise en série de portes dynamique
Φ
Φ
a
S
entrées
b
Φ
a
b
S
précharge
évaluation
réseau
N
réseau
N
Contre exemple
a =1
b =1
c =1
S
(devrait être 1)
( a ∧ b ) ∧c =a ∧ b ∨ c
Exemple de mauvais fonctionnement
a =1
S1
b =1
S2
c =1
Φ
précharge
évaluation
S1
( a ∧ b ) ∧ c = a ∧b ∨ c
a = 1 et b = 1 ⇒ S1 = 0 ⇒ S2 = 1
Φ
S1
S2
S2
c = 1 entraîne décharge de S2
Φ
a
b
c
réseau
N
réseau
N
délai τ
délai implémenté
sous forme de
phases multiples
Partage de Charges
Φ
Φ
a
a
S
b
capacité
parasite
S
b
capacités
parasites
préchargées
Φ
Φ
a
précharge
évaluation
a
b
b
S
"bruit" dû au partage des charges
⇒ courant moins grand
S
porte avec bonne
immunité au bruit
(autres solutions
au partage de
charges plus loin)
Tolérance au bruit
Tolérance au bruit
1 logique
Minimisation de
la consommation
W
du transistor P
L
tant que le temps de montée est
Diminuer le
inférieur au temps de descente
VTn
0 logique
Porte Domino
Φ
entrées
vient de
portes P
transistor
de précharge
sortie
réseau
N
vers des
portes P
transistor
d'évaluation
pendant l'évaluation
- l'entrée peut passer de 0 à 1
- la sortie peut passer de 1 à 0
Φ
entrées
vient de
portes N
transistor
d'évaluation
réseau
P
sortie
vers des
portes N
transistor
de prédécharge
pendant l'évaluation
- l'entrée peut passer de 1 à 0
- la sortie peut passer de 0 à 1
Règles d'assemblage des portes Domino
Evaluation pendant Φ = 1
Φ
transistor
de précharge
sortie
Φ
entrées
entrées
réseau
N
transistor
d'évaluation
transistor
d'évaluation
réseau
P
sortie
transistor de
prédécharge
Porte
logique
entrées
sortie
entrées
sortie
Réalisation
dynamique
Φ
entrées
transistor
de précharge
sortie
réseau
N
Φ
entrées
transistor
d'évaluation
Φ
entrées
transistor
d'évaluation
réseau
P
transistor
de précharge
sortie
sortie
transistor
de prédécharge
Φ
entrées
transistor
d'évaluation
Φ
transistor
de précharge
sortie
transistor
d'évaluation
entrées
transistor
d'évaluation
Φ
transistor
d'évaluation
entrées
sortie
transistor
de prédécharge
sortie
transistor
de prédécharge
Phase d'évaluation des portes Domino
Φ
transistor
de précharge
sortie
Φ
entrées
entrées
transistor
d'évaluation
Portes évaluant pendant Φ
Portes évaluant pendant
Φ
réseau
N
Φ
transistor
de précharge
sortie
Pendant qu'un système
précharge, l'autre évalue
et réciproquement
réseau
N
transistor
d'évaluation
réseau
P
sortie
transistor de
prédécharge
Φ
entrées
entrées
transistor
d'évaluation
transistor
d'évaluation
réseau
P
sortie
transistor de
prédécharge
Portes sans transistor d'évaluation
Φ
Φ
sortie
Φ
sortie
Φ
Si toutes les entrées d'une porte sont du type
préchargé (ou pré-déchargé) alors le transistor
d'évaluation est superflu
Compensation des fuites et des partages de charge
(pseudo statique)
transistor de
maintien
Φ
Φ
Φ'
sortie
sortie
entrées
réseau
N
transistor
d'évaluation
transistor de
maintien
passif (ratio)
(bleeder)
entrées
réseau
N
sortie
transistor
d'évaluation
transistor de
maintien
actif (ratio)
entrées
réseau
N
Φ
Φ' est un Vtp
au dessous de Φ
quand Φ est haut
Éléments de
mémorisation
statiques
mémoire statique 163
But
Réaliser un circuit qui conserve une valeur logique
indéfiniment
Optimiser la surface et/ou la vitesse
Problèmes abordés
- lecture
- écriture
- rétention/entretien
- temps de 'hold','set-up'
- rétrobasculement
- métastabilité
- initialisation
fonction mémoire
transistors
masques
Le temps est rythmé par une horloge φ
Bascule statique
0
sortie q
1
Une bascule statique est
formée de 2 portes rebouclées
sortie q
1
0
Il y a donc 3 états
d'énergie minimum:
Vss , Vdd et V c
porte 2
stable
métastable
stable
porte 1
Métastabilité
Que se passe t'il si on échantillonne des signaux non logiques ∉ {0,1} ?
La bascule va converger vers un état logique ∈ {0,1} en un temps non borné
10
en moyenne une erreur tous les
10
5
10
100 ans
10 ans
1 an
1 mois
1 semaine
1 jour
Métastabilité
(bruit échantillonné
a 1MHz)
1 heure
0
10
1min
10 sec
1 sec
Temps moyen entre erreur
(MTBF) et temps de repos de
la bascule en ns (ES2 ECPD15)
-5
10
0 1 2
5 ns
10
15
20
25 ns
Méthodes d'écriture d'une bascule
Les méthodes d'écriture dans les bascules sont très diverses
Principe
Exemple
1- Sélecteur à conflit (ratio)
c
x
y
gain de
la boucle
x
z
c c
x
2- Sélecteur sans conflit
à porte 3-états ou de transmission
"1"
gros
petit
c
y
z
y
c
y
z
c
x
z
x
3- Sélecteur en portes logiques
y
gain de
la boucle
c
gain de
la boucle
c
c y
x
c
y
x
z
le gain est donné par le sélecteur
z
z
Ecriture à conflit
sortie q
Une bascule résiste aux perturbations (bruits) de ses sorties.
sortie q
Pour écrire on peut affaiblir la
boucle en permanence
risque de rétrobasculement sur la sortie
e
c
c
porte à
transistors
avec W/L faible
c
q
ou bien profiter de la
faible mobilité des P
q
c
q
e
c
q
c
q
q
Transistor
déplété dans
la boucle
Écriture sans conflit
à porte 3-états ou porte de transmission
c
e
q
c
q
c
q
e
c
q
2 portes 3 états
c
c
e
e
c
Description VHDL d'une bascule statique
D
A2
INV3S
library IEEE; use IEEE.std_logic_1164.all,
IEEE.std_logic_components.all;
QB
INVGATE
entity STATIC_REG is
Port (
C, D : in
Q, QB : out
end STATIC_REG;
std_logic;
std_logic );
C
INV3SL
A1
STATIC_REG
architecture STRUCTURAL of STATIC_REG is
signal
A1, A2 : std_logic;
begin
Q <= A1; QB <= A2;
I_1 : INV3SL port map ( ENABLE=>C, INPUT=>A1, OUTPUT=>A2 );
I_2 : INV3S
port map ( ENABLE=>C, INPUT=>D, OUTPUT=>A2 );
I_3 : INVGATE port map ( INPUT=>A2, OUTPUT=>A1 );
end STRUCTURAL;
configuration CFG_STATIC_REG_STRUCTURAL of STATIC_REG is
for STRUCTURAL
for I_1: INV3SL use configuration IEEE.CFG_INV3SL_BI; end for;
for I_2: INV3S
use configuration IEEE.CFG_INV3S_BI; end for;
for I_3: INVGATE use configuration IEEE.CFG_INVGATE_BI;end for;
end for;
end CFG_STATIC_REG_STRUCTURAL;
Q
Dessin en bande de bascule
c
e
c
q
c
q
e
c
c
c
c
c
q
e
q
e
q
Dimensionnement de bascule statique à conflit
q
c
c
q
e
e
q
q
conflit si q = 1 et e ≠ q
0
0
1
1
1
écriture d'un 1
état précédent 0
c
1
écriture d'un 0
état précédent 1
circuit sans conflit
à 7 transistors
Dessin d'un registre à décalage
métal
poly
diffusion
Bascule D maître-esclave à 1 phase
d
3
Cette bascule D comporte 3 bascules RS : (1,2), (3,4) et (5,6).
La sortie q ne dépend pas de l'entrée d, mais de d au cycle de c précédent
1
si c = 1 alors r = s = 0 et (5,6) ne change pas.
si d = 1 alors (3,4) est instable
si d = 0 alors (1,2) est instable.
Lorsque C ↓ 0 soit (3,4) soit (1,2) se stabilise et l'autre reste stable
r ou s passe à 1 et l'autre reste à 0 ce qui entraîne éventuellement (5,6).
c
4
2
s
r
6
5
q
q
Cependant ni r ni s ne dépend de d car
si s = 1 alors 3 est bloqué
si r = 1 alors 4 et 1 sont bloqués.
Description VHDL d'une bascule maître-esclave
library IEEE; use IEEE.std_logic_1164.all, IEEE.std_logic_components.all;
entity MASTER_SLAVE is
port ( C, D : in
end MASTER_SLAVE;
D
std_logic;
Q, QB : out std_logic );
architecture STRUCTURAL of MASTER_SLAVE is
signal
R, S, a1, a2, a3, a4 : std_logic;
begin
Q <= a1; QB <= a2;
I_1: NORGATE port map ( INPUT(1)=>a4,INPUT(2)=>R, OUTPUT=>a3
I_2: NORGATE port map ( INPUT(1)=>C, INPUT(2)=>a3,OUTPUT=>R
I_3: NORGATE port map ( INPUT(1)=>S, INPUT(2)=>D, OUTPUT=>a4
I_4: NORGATE generic map ( N => 3) port map
( INPUT(1)=>R, INPUT(2)=>a4,INPUT(3)=>C, OUTPUT=>S
I_5: NORGATE port map ( INPUT(1)=>a2,INPUT(2)=>R, OUTPUT=>a1
I_6: NORGATE port map ( INPUT(1)=>S, INPUT(2)=>a1,OUTPUT=>a2
end STRUCTURAL;
configuration CFG_MASTER_SLAVE_STRUCTURAL of MASTER_SLAVE is
for STRUCTURAL
for all: NORGATE use CONFIGURATION IEEE.CFG_NORGATE_BI;
end for;
end for;
end CFG_MASTER_SLAVE_STRUCTURAL;
I_3
a4
I_1
C
);
);
);
);
);
);
a3
I_4
I_2
S
R
I_6
a2
QB
I_5
a1
Q
Points de RAM statique
q
Bus A
q
sélection
sélection A
sélection B
Bus B
égalité
φ
d
q
φ
U
H
d
τ
q
U
H
τ
L'entrée d doit être stable pendant l'intervalle composé du 'set-up' U et du 'hold' H.
La sortie est stable τ après Φ (U, H et τ sont exagérés sur les figures)
Éléments de
mémorisation
dynamiques
Centre de Formation Continue en Microélectronique et Microsystèmes mémoire dynamique 177
But
Réaliser un circuit qui conserve une valeur logique
pendant un temps nécessairement court
Problèmes
- lecture
- écriture
- rétention/entretien
- temps de 'hold','set-up'
- initialisait
fonction mémoire
transistors
masques
Le temps est discrètement rythmé par une horloge φ
Mémorisation dynamique
φ
f u i t e s
inversion faible
f u i t e s
charges
0,1 nAµm2
φ
Comment faire un maître-esclave ?
cj = 0,3 fFµm2
φ1
φ1
φ2
φ1 ∧ φ2 = 0
φ2
Les phases φ et φ ne se recouvrent pas
1
2
Mémorisation dynamique
d
φ
x
q
d
x
q
φ
X ≤ Vdd - Vtn
⇒ P non bloqué
X ≥ Vtp
⇒ N non bloqué
φ
d
q
Porte de transmission avec un
transistor N et un transistor P
Avantage: pas de perte de seuil
φ
Inconvénient: 2 commandes
φ et φ
Registre à décalage dynamique
d
φ
φ
φ
φ
φ
φ
φ
φ
Peut on profiter des deux phases
d
φφ
0
0
1
1
0
1
0
1
passage par les P
q := x
x := d
passage par les N
φ
φ et φ ?
X
φ
φ
φ
φ
φ
X
d
φ
q
q
q
φ
Deux phases complémentées
d
φ1
φ2
φ1
φ2
φ1
φ2
φ1
φ2
q
avantage:
circuit très sûr
inconvénient: 4 fils d'horloge φ1 φ1 φ2 φ2
"Clocked CMOS" (C2 MOS)
φ
d
φ
q
φ
Figure 1
d
q
d
q
φ
Figure 3
Figure 2
La porte Figure 2 est un peu plus simple et un peu plus lente que la porte Figure 1.
Ces deux variantes ont la même fonction.
La figure 3 est l'icône logique.
Portes logiques en
"Clocked CMOS" (C2 MOS)
φ
entrées
φ
réseau
P
φ
sortie
réseau
N
Figure 1
entrées
φ
réseau
P
sortie
réseau
N
Figure 2
Sensibilité du C2 MOS à la phase
φ
φ
d
q
φ
φ
φ et φ ?
Peut on profiter des deux phases
φφ
0
0
1
1
0
1
0
1
d = 1 ⇒ x isolé, d = 0 ⇒ x := 1 ⇒ q isolé
x isolé, q := X
x := d, q isolé
d = 1 ⇒ x := 0 ⇒ q isolé, d = 0 ⇒ x isolé
φ
d
φ
q
X
φ
φ
Sensibilité du C2 MOS aux fronts d'horloge
φ
φ
d
φ
φ
2
3
4
φ2
φ1
4
1
5
q
x
6
7
Figure 1
entrée
sortie
φ1
φ2
Figure 2
(Vtn < φ < 5 - Vtp) les transistors 3 et 5 (figure 1)
conduisent donc φ = 0 ⇒ 2 , 3 et 5 conduisent ; φ = 1 ⇒ 3, 5 et 6 conduisent ⇒ d = 1 ⇒ q:=1.
Pendant la transition de l'horloge φ(Vtn < φ < 5 -V tp) les transistors 2 et 6 (figure 1)
conduisent donc φ = 0 ⇒ 2 , 5 et 6 conduisent ; φ = 1 ⇒ 2, 3 et 6 conduisent ⇒ d = 0 ⇒ q:=0.
Pendant la transition de l'horloge φ
Utiliser soit une horloge à fronts raides soit 4 fils d'horloge (Figure 2)
entity C2MOS is
Port ( D, PHI1, PHI2, VDD, VSS : in STD_LOGIC;
Q
: out STD_LOGIC );
end C2MOS;
architecture STRUCTURAL of C2MOS is
signal S0, S1, S2, S3, S4, S5,
S6, S7, S8, S9 : STD_LOGIC;
signal T0, T1, T2, T3, T4, T5, T6: STD_LOGIC;
begin
P1 : PMOS port map ( D,
VDD, T6 );
P2 : PMOS port map ( T1, VDD, T0 );
P3 : PMOS port map ( S7, VDD, T5 );
P4 : PMOS port map ( T3, VDD, S0 );
P5 : PMOS port map ( S8, VDD, T4 );
P6 : PMOS port map ( T2, VDD,S9 );
P1
P2
P7 : PMOS port map ( PHI2, T6, T1 );
T0
P8 : PMOS port map ( PHI1, T0, S7 );
T6
P8
P9 : PMOS port map ( PHI2, T5, T3 );
PHI1
P10: PMOS port map ( PHI1, S0, S8 );
P7
P11: PMOS port map ( PHI2, T4, T2 );
PHI2
P12: PMOS port map ( PHI1, S9, Q );
T1
N1 : NMOS port map ( PHI1, S3, T1 );
D
N2 : NMOS port map ( PHI2, S4, S7 );
N1
PHI2
N4 : NMOS port map ( PHI2, S6, S8 );
N2
PHI1
N6 : NMOS port map ( PHI2, S1, Q );
N7 : NMOS port map ( D,
VSS, S3 );
N7
N8
N8 : NMOS port map ( T1, VSS, S4 );
N9 : NMOS port map ( S7, VSS, S5 );
N10: NMOS port map ( T3, VSS, S6 );
N11: NMOS port map ( S8, VSS, S2 );
N12: NMOS port map ( T2, VSS, S1 );
end STRUCTURAL;
configuration CFG_C2MOS_STRUCTURAL of C2MOS is
for STRUCTURAL
for all: PMOS use CONFIGURATION IEEE.CFG_PXFERGATE_A; end for;
for all: NMOS use CONFIGURATION IEEE.CFG_NXFERGATE_A; end for;
end for;
end CFG_C2MOS_STRUCTURAL;
Description VHDL
VDD
P3
P4
P5
P_6
S0
S_9
T3
T4
S7
P_12
P10
P9
P11
T3
S8
T_2
N5
N3
Q
N_6
N4
N9
N10
N11
VSS
N_12
Barrière monophasée (TSPC)
φ
d
d
x
q
q
d
φ
passage
q
φ
d
φ= 0 et d = 0 ⇒ x = 1 et q isolé
φ= 0 et d = 1⇒ x isolé et q = x
φ
φ
blocage
échantillonnage
x
q
φ = 1 et d = 0 ⇒ x isolé et q = x
φ = 1 et d = 1⇒ x = 0 et q isolé
φ
blocage
passage
échantillonnage
Barrière monophasée (variante à 5 t.)
φ
d
d
x
q
q
φ
d
φ
y
q
φ
y
d
x
q
φ = 0 et d = 0 ⇒ x = 1 et y isolé
φ = 0 et d = 1 ⇒ x isolé et y = 0
φ = 0 et d change ⇒ q isolé
φ = 1 et d = 0 ⇒ x isolé et y = 1
φ = 1 et d = 1 ⇒ x = 0 et y isolé
φ = 1 et d change ⇒ q isolé
φ
φ
passage
blocage
échantillonnage
blocage
passage
échantillonnage
Maître-esclave monophasée
φ =0
d
φ =1
M2
q
M1
=d
d
M1=1⇒ M2 mémorise
M1=0 ⇒ M2=1, q mémorise
Figure 1
M2
M1
q=M2
d=0 ⇒ M1 mémorise
d=1 ⇒ M1=0, M2 mémorise
Figure 2
Maître-esclave monophasée (variante)
φ
➀
φ
q
d
M1
②
M2
➂
d
Figure 1
φ
0
0
1
1
d M1 M2 q
0 1
1
1 0
0
1 0
M2
q
M1
M2
➃
M1
➄
➆
➇
M2
➅
q
➈
Figure 2
mémorise
mémorise
mémorise
mémorise
φ
0
0
1
1
d
0
1
0
1
M1 M2 q
1 1
0 1
0
q
q
M1
M2
mémorise
mémorise
mémorise
mémorise
Maître-esclave double front
(DETDFF Double Edge-Triggered D-FlipFlop)
M1
φ
M2
q1
q← q1
q← q2
échantillonne
dans M3 ou M4
q← q1
échantillonne
dans M1 ou M2
q← q2
échantillonne
dans M3 ou M4
d
q
φ
q2
M3
φ
0
0
1
1
d
0
1
0
1
M1 M2 M3 M4 q
1 1 q2
0
0 1 q2
1
1
q1
0
1 0
q1
M1
M2
M3
M4
mémorise
mémorise
mémorise
mémorise
M4
Maître-esclave double front
(multiplexage de la sortie q)
Il n’y a pas de court-circuit de la sortie q
d
φ
q
Porte logique statique avec barrière
monophasée (TSPC)
réseau
P
entrées
φ
sortie
réseau
N
Figure 1
φ
réseau
P
sortie
entrées
réseau
N
Figure 2
Porte logique dynamique avec barrière
monophasée (TSPC)
φ
entrées
réseau
N
Figure 1
sortie entrées
φ
réseau
P
sortie
Figure 2
"Pipe-Line" de logique dynamique (NORA)
transistor
d'évaluation
φ
entrées
réseau
P
sortie
φ
φ
φ
entrées
transistor
de précharge
sortie
entrées
Evaluation
Bloquent les
entrées pendant
l'évaluation
pendant φ
φ
réseau
N
transistor
d'évaluation
transistor
de prédécharge
Evaluation
transistor
de précharge
sortie
réseau
N
transistor
d'évaluation
φ
φ
pendant φ
φ
entrées
transistor
d'évaluation
réseau
P
sortie
transistor
de prédécharge
"Pipe-Line" de logique dynamique (NORA)
q peut être entrée d'un réseau N
X
φ
réseau
N
d
q
Pendant le recouvrement d'horloge φ = φ =1,
x et s sont ensemble en phase d'évaluation.
s
φ
réseau
N
L'état précédente était
Évaluation
Évaluation
soit
pendant
pendant
soit
φ
φφ
0
0
1
1
1
0
0
1
φ
φ=0, φ
φ=1, φ
= 1 et s est déjà évalué
= 0 et s est déjà évalué
Précharge ⇒ x = 1 ⇒ q isolé , évaluation de s
Précharge ⇒ x = 1 , précharge ⇒ s = 1
Évaluation de x , précharge ⇒ s = 1
Évaluation:de x , évaluation de s ⇒ q ne doit pas passer de 1 à 0
q passe de 1 à 0 ⇒ x passe de 0 à 1 ⇒ φ = 0 ce qui est impossible
Conclusion sur les mémoires dynamiques
Schéma
Horloge
C MOS
φ1et φ2
TSPC
Avantage
Inconvénient
non recouvrement
une phase
Insensible à la
qualité de l'horloge
Une seule phase
DETDFF
une phase
Fréquence moitié
sensible à la qualité
pipe NORA
φ et φ
sensible au bruit
pipe 4 Phases
4 phases
Insensible à la
Insensible à la
sensible à la qualité
sensible au bruit
Propagation
Topologies régulières
sur
Silicium
régularité 199
Buts et Moyens
But : planifier la topologie d'un circuit
Optimiser
- La surface
- L'effort de conception
Algorithme
topologie
- Trouver une structure
topologique bien adaptée à
l'algorithme à réaliser
- Faire passer les connexions
au dessus des portes logiques
cellules
assemblage
régularité 200
Connexions et logique
Les interconnexions doivent passer au dessus de la logique.
Penser d'abord aux interconnexions, puis mettre la logique
en dessous.
métal 2
Via
connexions
métal 1
Contacts
polycristallin
portes logiques
diff P
diff N
diffusions
Guide du concepteur: un dessin est dense lorsque toutes
les couches sont saturées.
Chaque fois que cela est possible, déplacer les connexions
de la couche la plus congestionnée vers la moins utilisée.
régularité 201
Structures régulières
Réseau régulier de cellules fonctionnelles communicantes
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
cellule
fonctionnelle
régularité 202
Exemples de structures régulières (1)
Mémoire RAM
adresse 1
adresse
adresse
Mémoire ROM
Mémoire RAM
à double accès
adresse 2
donnée lue
donnée lue
ou écrite
Mémoire
associative
Queue
donnée lue donnée lue
ou écrite ou écrite
Pile
sortie de file
entrée de pile
sortie de pile
adresse
égalité
entrée de file
donnée comparée et
lue ou écrite
lecture, écriture
association
premier arrivé
premier sorti
dernier arrivé
premier sorti
régularité 203
dividende diviseur
Multiplieur
produit
reste
Tri
Permutateur
entrées
y
carré
Extracteur
de racine
diviseur
Diviseur
Rotateur
Euclidien
x
racine carrée
multiplieur
quotient
multiplicande
entrées
α
CORDIC
- x sin α
+ y cos α
≥ ≥ ≥ ≥ ≥
sorties
triées
plus
petite
x cos α
+ y sin α
plus
grande
k
permutation circulaire
des entrées (i+k)mod n
régularité 204
Matrice dense entrée
ligne après ligne
Rs
O
eN
ed
ric
at
m
m
at
ric
ed
eN
O
Rs
PLA (Programmable Logic Array)
monômes
entrées
sorties
matrice triangularisée
Triangularisation,
résolution
régularité 205
Connexions de cellules
passage
passage
connecté
passage
connecté
au bord
entrée
sortie
passage
décalé
passage décalé
connecté
passage
connecté
au coin
régularité 206
Plan de ROM, de RAM et de WOM
une cellule
ROM
ou
RAM
toutes les
cellules de
la ligne sont
sélectées
tableau de cellules
Décodeur de ligne
adresse ligne
Read Only Memory, Random Access Memory, Write Only Memory
multiplexeur de colonne
adresse colonne
régularité 207
Plan de ROM
adresses
décodées
valeurs
métal
poly
diffusion
régularité 208
Partage des Vias et Contacts d'une cellule de RAM
partagé avec la cellule
de droite
partagé avec la cellule du haut
partagé avec la cellule
de gauche
partagé avec
la cellule du
haut à gauche
métal1
poly
via
diffusion
contact
partagé avec la cellule du bas
régularité 209
Cellule de RAM CMOS
OV
q
q
intérieur de la
boite de butée
sélection
5V
régularité 210
régularité 211
Addition sur
Silicium
addition 212
But
Réaliser des additionneurs combinatoires
Moyens
Associativité,
commutativité,
fonction addition
distributivité
portes logiques
Problèmes de l'addition
- Propagation de la retenue
transistors
Remarque:
l'addition est l'opération
arithmétique la plus commune
addition 213
La mécanisation du calcul
Sch
ika
rd (
Pas
162
cal
(16
3)
Lei
42)
bni
z (1
673
Mécanisation arithmétique
Boo
le (
Sha
185
nno
4)
n (1
Tur
ing
938
ada
y (1
Fer
(19
)
833
)
mi
(1
Sho
930
Physique du solide
)
)
Babbage (1833)
36)
Logique des propositions
Far
8)
)
3
5
7
8)
0
1
2
(
8
7
1
(1
d(
son
n
r
n
a
o
a
c
c
qu
Fal
Jac
Vau
Décimal (XI)
Sylvestre II
ttky
5)
4
6)
9
3
1
9
(
(1
es
e
u
u
X)
q
I
i
q
i
n
X
n
tro
ca
e(
c
é
u
e
q
l
m
i
ro
sé
an
t
e
c
c
b
é
e
M
El
Tu
von Neumann (1945)
(19
35)
Automates
Technologie
8)
)
60)
4
9
9
9
5
1
(1
19
n(
(
i
y
e
e
e
t
l
k
yc
fs
No
Ho
Sho
Faggin (1972)
Intégration
addition 214
Rappels sur l'écriture des
entiers en base 2
Entiers
positifs
n-1
A=
Σ
i=0
a i 2i
ai ∈ { 0 , 1 }
n
A ∈ [ 0, 2 -1]
Notation de position imitée de la notation décimale
adoptée en Europe au XIème siècle. La valeur d’un
nombre est la somme pondérée de ses chiffres.
Entiers
relatifs
n-2
B = -b n-1 2 + Σ b i 2 b i ∈ { 0 , 1 } B ∈ [ -2 , +2
n-1
i
n-1
Digital
n-1
i=0
addition 215
-1]
Fonction "Full Adder" (FA)
3 nombres
de 1 chiffre
1 nombre
de 2 chiffre
x
y
+1
+1
FA
+2
c
z
+1
+1
s
x, y, z, c, s ∈ {0 , 1}
x + y + z ≡ 2* c + s
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
z
0
1
0
1
0
1
0
1
Σ
0
1
1
2
1
2
2
3
c
0
0
0
1
0
1
1
1
s
0
1
1
0
1
0
0
1
s = x ⊕ y ⊕ z s omme modulo 2
c = majorité(x,y,z) = x ∧ y ∨ x ∧ z ∨ y ∧ z
La somme pondérée de ce qui sort du “FA”est égale
à la somme pondérée de ce qui entre dans le “FA”
addition 216
Addition de nombres ≥ 0
5
A=
Σ
i=0
ai 2
i
a 5 b5
retenue
sortante
FA
s5
5
B=
Σ
i=0
a4 b4
FA
s4
bi 2
5
i
S=
a3 b3
FA
s3
Σ
i=0
a 2 b2
FA
s2
s i 2i
a i, bi, s i ∈ {0 , 1}
a 1 b1
a 0 b0
FA
s1
retenue
entrante
FA
s0
Tout assemblage cohérent de “FA” conserve la propriété: La somme
pondérée de ce qui sort est égale à la somme pondérée de ce qui entre
Si on ignore la retenue sortante:
6
S = ( A + B + retenue entrante )
modulo 2
Dans ce cas l’opérateur accepte 2 conventions.
addition 217
Débordement d'entiers positifs
A
B
n bits
A
n bits
B
n bits
Additionneur
Additionneur
n+1 bits
S= A+B
n bits
débordement
n
S ≥ 2 , ne tient
pas sur n bits
La somme pondérée de ce qui sort est égale
à la somme pondérée de ce qui entre
Solution 1
n bits
n
S ∈ [ 0, 2 -1]
S = ( A + B ) modulo 2
La somme pondérée de ce qui sort n’est pas
égale à la somme pondérée de ce qui entre
Solution 2
addition 218
n
Entiers relatifs
Définition de l'opposé à partir de l'additionneur modulo 2 n
B ≅ -A ↔ (A + B) = 0 ( 2nmod 2n )
n-1
A+A=
Σ
i=0
2i = 2n - 1
A + ( A + 1) = 2n = 0
- A = ( A + 1)
Additionneur/soustracteur
add
sous
a 5 b5
a 4 b4
a 3 b3
a 2 b2
a 1 b1
a 0 b0
⊕
⊕
⊕
⊕
⊕
⊕
FA
FA
FA
FA
FA
FA
s
s
s
s1
s
5
4
s
S=A±B
3
2
0
addition 219
+1 si
sous
Générateur VHDL : ADD_SUB paramétrable
library IEEE; use IEEE.std_logic_1164.all, IEEE.std_logic_components.all;
entity ADD_SUB is
generic (
N
port
(
A, B
AS_IN
AS_OUT
S
end ADD_SUB;
:
:
:
:
:
positive := 6);
in
std_logic_vector(N-1 downto 0);
in
std_logic;
out
std_logic;
out
std_logic_vector(N-1 downto 0));
architecture STRUCTURAL of ADD_SUB is
component FULL_ADDER
port (X, Y, Z : in std_logic; S, C : out std_logic );
end component;
signal BAS : std_logic_vector (N-1 downto 0) ;
signal AS
: std_logic_vector (N-2 downto 0) ;
begin
L1: block begin
I1: XORGATE
port map (Input(1)=>AS_IN, Input(2)=>B(0), Output=>BAS(0));
I2: FULL_ADDER port map (A(0), BAS(0), AS_IN, S(0), AS(0));
L2: for I in 1 to N-2 generate
I3: XORGATE
port map (Input(1)=>AS_IN, Input(2)=>B(I), Output=>BAS(I));
I4: FULL_ADDER port map (A(I), BAS(I), AS(I-1), S(I), AS(I));
end generate;
I5: XORGATE
port map (Input(1)=>AS_IN, Input(2)=>B(N-1), Output=>BAS(N-1));
I6: FULL_ADDER port map (A(N-1), BAS(N-1), AS(N-2), S(N-1), AS_OUT);
end block L1;
end STRUCTURAL;
configuration CFG_ADD_SUB_STRUCTURAL of ADD_SUB is
for STRUCTURAL
for L1 for all: XORGATE use CONFIGURATION IEEE.CFG_XORGATE_BI; end for;
for all: FULL_ADDER use CONFIGURATION WORK.CFG_FULL_ADDER_STRUCTURAL; end for;
for L2 for I3: XORGATE
use CONFIGURATION IEEE.CFG_XORGATE_BI; end for;
for I4: FULL_ADDER use CONFIGURATION WORK.CFG_FULL_ADDER_STRUCTURAL; end for;
end for; -- L2 -- end for; -- L1 -end for; -- STRUCTURAL
end CFG_ADD_SUB_STRUCTURAL;
addition 220
Notation des entiers relatifs
a3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
a2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
a1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
a0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
A
0
+1
+2
+3
+4
+5
+6
+7
-8
-7
-6
-5
-4
-3
-2
-1
est son propre
opposé
- A = ( A + 1)
n'a pas
d'opposé
(erreur
détectable)
3
A = -a 323+ Σ a i2i
i=0
0
+1
+2
+3
+4
+5
+6
+7
-8
-7
-6
-5
-4
-3
-2
-1
addition 221
-0+0
-0+1
-0+2
-0+3
-0+4
-0+5
-0+6
-0+7
-8+0
-8+1
-8+2
-8+3
-8+4
-8+5
-8+6
-8+7
Notation en complément à 2n
Dite en complément à 2, en fait à 2
n
Le bit poids fort est négatif, les autres positifs
Tous les bits se traitent de la même façon dans l'addition
Le bit poids fort indique le signe du nombre (0 ⇔ ≥ 0, 1⇔ <0)
Alors 0 est positif
Le plus grand nombre négatif n'a pas d'opposé
Le changement de signe provoque une propagation de retenue
Il y a d'autres systèmes (peu usités)
addition 222
Débordement de l'addition d'entiers relatifs
b
c
+
+
+
+
-
+
+
+
+
-
0
1
0
1
0
1
0
1
n-1 n-1 n-1
cas de
débordement
A B S=A+B
+
+ +
+ +
+
+ + +
- +
- +
+
- - -
a
=
≠
=
=
=
=
≠
=
c
n
s
n-1
+
+
+
+
-
0
0
0
1
0
1
1
1
a 5 b 5 a 4 b 4 a 3 b3 a 2 b2 a 1 b1 a 0 b 0
c6
débordement
⊕
FA
s
5
c5
FA
FA
FA
FA
FA
s
s3
s
s
s
4
2
1
0
addition 223
retenue
entrante
Débordement (exemple sur 4 bits)
14
15
0
1
-2
-1
+0
1111 0000
13 1110
0001
2
0010
1101
12 1100
0011 3
+1
1111 0000
-3 1110
0001 +2
0010
1101
-4 1100
0011 +3
0100 4
11 1011
1010
0101
10 1001
0110 5
1000 0111
9
6
7
8
0100 +4
-5 1011
1010
0101
-6
1001
0110 +5
1000 0111
-7
+6
-8 +7
addition 224
Modulo 2n -1
a 2 b 2 a 1 b1 a 0 b0
A+B≥7
Carry wrap
around adder
FA
s
2
FA
FA
s1
s0
S = (A + B)modulo 7
a 11 a 10 a 9 a 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0
11
A=
ai2
Σ
i=0
i
CWA
CWA
CWA
S = ( A ) modulo 7
s2 s1 s0
addition 225
Arbre de Wallace
Compter les bits à 1 dans une chaîne
0 1
FA
2
0 1 2
3 4 5
6
0 1
2
3 4
5
6
7 8 9 10 11 12 13 14
FA
FA
FA
FA
FA
FA
FA
FA
FA
FA
FA
FA
3⇒2
7⇒3
FA
FA
FA
15 ⇒ 4
addition 226
Le "Full Adder" est Autodual
(propriété générale des additionneurs)
x
0
0
0
0
1
1
1
1
y
0
0
1
1
0
0
1
1
x =1-x
z
0
1
0
1
0
1
0
1
c
0
0
0
1
0
1
1
1
s
0
1
1
0
1
0
0
1
x
y
z
+
+
FA
+
+
c
+
s
≅
x
y
z
+
+
FA
+
+
c
+
s
x + y + z = 2c + s
x + y + z = 3 - x - y - z = 2(1-c) + (1-s) = 2c + s
addition 227
"Full Adder" (FA) symétrique
x
y
z
+ + +
+ FA +
x
c
s
c = majorité (x,y,z)
s = sic alors(x ∧ y ∧z) sinon (x ∨ y ∨z) z
s = (x ∧y ∧ z) ∨ c ∧(x ∨y ∨ z)
000
001
011
111
∧
0
0
0
1
M
0
0
1
1
∨
0
1
1
1
c
0
0
1
1
s
0
1
0
1
x
y
y
z
y
y
x
x
c
x
z
x
y
y
x
y
z
x
y
z
z
majorité somme modulo 2
Circuit « miroir »
addition 228
s
Description VHDL dataflow du "Full Adder"
library IEEE; use IEEE.std_logic_1164.all,
IEEE.std_logic_components.all;
entity FULL_ADDER is
Port (
X, Y, Z : in
C, S
: out
end FULL_ADDER;
std_logic;
std_logic );
x
y
z
FULL_ADDER
c
architecture DATAFLOW of FULL_ADDER is
signal CB, SB : std_logic;
begin
CB <= not ((X and Y) or (X and Z) or (Y and Z));
SB <= not ((X and Y and Z) or ( (X or Y or Z) and CB));
C <= not CB ;
S <= not SB ;
end DATAFLOW;
x
y
z
x
y
configuration CFG_FULL_ADDER_DATAFLOW of FULL_ADDER is
for DATAFLOW
end for;
end CFG_FULL_ADDER_DATAFLOW;
s
z
x
y
x
y
sb
z
cb
z
addition 229
dessin du "Full Adder"
Vdd
Vdd
x
y
z
x
x
c
x
z
s
c
c
z
x
y
y
y
z
y
y
z
x
x
y
x
y
z
y
x
s
s
z
majorité somme modulo 2
Vss
Vss
addition 230
dessin bâton du full adder
Vdd
Vdd
c
c
z
y
x
s
s
c
c
z
y
x
s
Vss
Vss
s
addition 231
"Full Adder" (FA) en cascode différentiel
s
s
c
c
x
x
y
y
z
z
s = x ⊕ y ⊕ z = x∧y∧z ∨ x∧y∧z ∨ x∧y∧z ∨ x∧y∧z
c = majorité(x,y,z) = y∧z ∨ x∧y∧z ∨ x∧y∧z
addition 232
"Full Adder" (FA) symétrique
a 5 b 5 a 4 b4 a 3 b3 a 2 b2 a 1 b1 a 0 b0
retenue
sortante
retenue
entrante
FA
s
FA
s
5
FA
FA
s3
4
FA
s2
FA
s1
s0
a 5 b 5 a 4 b 4 a 3 b 3 a 2 b 2 a 1 b 1 a 0 b0
retenue
sortante
FA
FA
FA
FA
FA
FA
s
s
s
s
s
s
5
4
3
2
1
0
addition 233
retenue
entrante
"Full Adder" (FA) dissymétrique
ci
délai τ
ai
bi
0
0
1
1
0
0
1
1
minimiser le délai τ entre
ci et c i+1 (au dépens des autres)
FA
ci+1
ai
0
0
0
0
1
1
1
1
bi
ci
0
1
0
1
0
1
0
1
ci+1
0
0
0
1
0
1
1
1
si
si
0
1
1
0
1
0
0
1
Centre de Formation Continue
ai
0
0
1
1
bi ci+1 si
0 0 ci
1 c i ci
0 c i ci
1 1 ci
ai b i ci+1 si
ai = b i ai ci
ai ≠ bi ci ci
Méthode pour synthèse à porte de
transmission: faire passer les variables
à transmettre dans la table addi
detion
vérité.
234
en Microélectronique et Microsystèmes
"Full Adder" (FA) à porte de transmission
a i≠bi
bi
ci
ai
ai = b i
ci+1
si
si a i = b i alors ci+1 := a i , si := c i
si a i ≠ bi alors ci+1 := c i , si := c i
addition 235
Amélioration du délai de l'addition à porte de
transmission
a 4≠ b 4
a 3≠ b 3
a 2≠ b 2
a 1≠ b 1
a 0≠ b 0
a 5 = b5
a 4 = b4
a 3 = b3
a 2 = b2
a 1 = b1
a 0 = b0
c r
c r
cr
cr
c r
c r
a 5≠ b 5
a 4≠ b 4
a 3≠ b 3
a 2≠ b 2
a 1≠ b 1
a 0≠ b 0
a 5 = b5
a 4 = b4
a 3 = b3
a 2 = b2
a 1 = b1
a 0 = b0
retenue directe
inverseur de
restauration
a 5≠ b 5
retenue complémentée
addition 236
Additionneur à 2 portes sur le chemin de la retenue
a 3 b3
a 2 b2
a 1 b1
a 0 b0
retenue
s
3
s2
s
1
s0
addition 237
Additionneur à 1 porte sur le chemin de la retenue
a 3 b3
s
3
a 2 b2
s
2
a 1 b1
s
1
a 0 b0
s
0
addition 238
Génération et propagation de la retenue
ai
0
0
1
1
bi ci+1
0 0
1 ci
0 ci
1 1
ki
(Absorption)
ki = a i ∨ b i
pi
(Propagation)
gi
(Génération)
p i= a i ⊕ b i
gi = a i ∧ b i
ai
bi
ai
bi
ai
bi
ki
pi
gi
A
+B
1010 00101 0101100
0110 01011 0100010
ppg kkpppg kgkppp k
C 1110011110100000
ci+1 = (p i ∧ c i) ∨ gi = (k i ∧ c i) ∨ gi
ci+1
c i+1 = (p i ∧ c i) ∨ ki = (g i ∧ c i) ∨ ki
ci+1
ci
ki
pi
gi
ci
gi
addition 239
Propagation "Manchester"
p3
p2
p1
p0
Φ
c4
c0
g3
g2
g1
g0
addition 240
Anticipation du calcul de la retenue (1)
Définissons g i et pi de la façon suivante:
g énération de retenue au rang i
_g i = a i ∧ bi
propagation
de
k i = a i ∨ _bi
_
_ retenue au rang i
c i+1 = g i ∨ k_i∧(g i- 1∨ k_i- 1∧(g
_ i- 2∨ ki- 2∧_ c i-_2) ) _
c i+1 = g i ∨ ki∧g i- 1 ∨ ki∧ki- 1∧g i- 2 ∨ ki∧ki- 1∧ki- 2∧c i- 2
k i
k
f(entrées)
i
entrées
g
c
g
i
i+1
i
a i b ik i g i c i+1
0 0 0 0 1
0 1 1 0 f(entrées)
1 0 1 0 f(entrées)
1 1 1 1 0
g
i
g
i-1
g
k
i
k i-1
k i-2
c
c
i-2
i-2
k i-2
k i-1
k i
i+1
g
i-2
g
i-1
g
i
Application récursive
f(entrées) = c i
addition 241
Anticipation du calcul de la retenue (2)
k i ≥ g i ⇒ c i +1 = g i ∨ (k i ∧ c i ) = k i ∧ (g i ∨ c i )
c i-2
gi-2
ki-2
c i-2
ki-2 g
i-1 k
gi-2 ki-1
g
c
i-1
i-1
gi k
i
gi
ki
i+1
c
i+1
addition 242
Mise en ligne des
transistors de
l'anticipation
c
g
i
g
i-1
g
k
i
k i-1
k i-2
c
c
i-2
i-2
k i-2
k i-1
k i
i+1
g
i-2
g
i-1
g
i
c
i-5
k
g
k
g
g
k
c
g k
i-2 k
i-5
i-5
i-4
i-4
i-3
i-3
i-2 i-2 i-1
g
g
i-1tion 243
i
addi
k
i
i+1
Écriture de Shannon
On doit réaliser f (x 1,x 2,x 3, ... x n)
on veut disposer de temps pour calculer x 1
⇒ on précalcule f (0,x 2,x 3, ... x n) et f (1,x 2,x 3, ... x n)
partie commune au
calcul des 2 fonctions
f (0,x 2,x 3, ... x n)
x1
0
f (1,x 2,x 3, ... x n)
1
multiplexeur
f (x 1,x 2,x 3, ... x n)
addition 244
Carry select adder
1
K 5,0
G 5,0
FA
FA
0
retenue
sortante
FA
0
1
multiplexeur
FA
FA
0
1
FA
FA
0
1
FA
FA
0
1
FA
FA
0
1
1
FA 0
1
constantes
a 5 b 5 a 4 b 4 a 3 b 3 a 2 b 2 a 1 b1 a 0 b0
0
s 0 retenue
entrante
La retenue entrante ne se propage pas à travers les FA
⇒ on dispose de temps pour la calculer
s5
s4
s3
s2
s1
Définissons G i,j et Ki,j de la façon suivante
G i,j = génération de la retenue i entre le rang i et le rang k
K i,j = destruction de la retenue i entre le rang i et le rang k
addition 245
a i bi
propagation
a i bi
retenue 1
FA
retenue 1
FA
1
retenue 1
CSA
0
sélection
sélection
0
1
a i bi
retenue 2
retenue 2
retenue 2
génération
Cellule de carry select adder
sélection
si
si
si
addition 246
Additionneur en temps √n
CSA CSA CSA CSA CSA 0
15
14 13
12 11 1
CSA CSA CSA CSA 0
10
9
8
7 1
CSA CSA CSA 0
6
5
4 1
CSA CSA 0
3
2 1
CSA CSA
1
0
parcours d'un bloc
t5
t4
t3
t2
t6
t1
t4
t3
t5
t2
t1
t3
t2
t4
t1
t2
t1
t3
saut d'un bloc
τ-2
Σ
i=1
2
(τ-2)*( τ-3) ≈ (τ-2)
i=
2
2
τ= n +2
addition 247
t2
t1
Méthode graphique pour équilibrer
les délais d'un CSA
parcours d'un bloc
t2
t1
t5
al
ité
de
s
te
m
ps
τ= n+2
saut des blocs
saut d'un bloc indépendent de la taille
t3
t2
t1
t4
t2
t1
t3
te
m
ps
t3
de
s
t4
ég
parcours d'un bloc
saut d'un bloc
t1
ité
t2
al
t3
ég
t6
t4
parcours d'un bloc
t5
saut des blocs
saut d'un bloc dépendent de la taille
addition 248
t2
t1
Première cellule d'un bloc de CSA
CSA CSA CSA CSA 0
10
9
8
7 1
a i bi
retenue 2
1
retenue 2
si
1
0
01
CSA CSA
1
0
a i bi
propagation
propagation
retenue 1
sélection
sélection
génération
CSA
CSA CSA 0
3
2 1
a i bi
0
retenue 1
CSA CSA CSA 0
6
5
4 1
génération
CSA CSA CSA CSA CSA 0
15
14 13
12 11 1
retenue 1
retenue 2
sélection
si
si
addition 249
Additionneur en temps log2 (n)
Définissons gi, p i, Gi,j et Pi,j de la façon suivante:
génération de retenue au rang i
Gi,i = g i = a i ∧ bi
propagation de retenue au rang i
Pi,i = p i = a i ⊕ bi
Gi,k = Gi,j ∨ Pi,j ∧ G j-1,k génération de retenue entre le rang i et le rang k (n≥i ≥ j>k ≥ 0)
propagation de la retenue du rang k au rang i
Pi,k = Pi,j ∧ Pj-1,k
retenue au rang i+1, ce que l'on cherche à obtenir
ci+1 = Gi,0 ∨ Pi,0 ∧ c 0
génération des p i et des g i
P1,0 ,G1,0
P3,0 ,G3,0
P7,0 ,G7,0
P15,0 ,G15,0
c16
c2
c4
c8
addition 250
Cellule de Brent et Kung pour calculer les
"propagation de groupe" et "génération de groupe"
π2 π1
(π 1, γ 1)
π2∧π1
- Associative
- Non commutative
- Idempotente
- Non décroissante (inverseurs)
p2 ,g 2
P3,2 ,G3,2
P3,0 ,G3,0
0
∧
( π2∧π1 , γ2∨π2∧γ 1 )
p3 ,g 3
γ2 π2 γ 1
p1 ,g1
γ2∨π2∧γ 1
π1
π2∧π1
Réalisation à
portes logiques
γ2
π2
γ1
γ2∨π2∧γ 1
Réalisation à
multiplexeurs
Gi,k = Gi,j ∨ Pi,j ∧ Gj-1,k
p0 ,g 0
p3 ,g 3
p2 ,g 2
P1,0 ,G1,0
P3,0 ,G3,0
p1 ,g1
P2,0 ,G2,0
p0 ,g0
P1,0 ,G1,0
addition 251
π2
Additionneur de Brent et Kung en temps log2(n)
1ere Étape
génération des p i et des g i
2eme Étape
3eme Étape
4eme Étape
s i = p i ⊕ Gi-1,0
addition 252
Additionneur de Brent et Kung
1ere Étape
génération des pi et des g
i
(π 2, γ2 )
(π 1, γ1)
( π2∧π1 , γ2∨π2∧γ 1 )
2eme Étape
15
13
11
14
9
7
10
5
3
6
12
1
2
8
(π 2, γ2 ) (π , γ )
1 1
15
11
( π2∧π1 , γ2∨π2∧γ 1)
3eme Étape
13
14
4eme Étape
9
12
10
5
8
6
4
2
génération de la somme s i = p i ⊕ G i-1,0
addition 253
Mise à plat des deux arbres binaires
(16 bits)
3
4
1
2
1
3
1
2
1
c 16 c 15 c 14 c 13 c 12 c 11 c 10 c 9
1
c8
c7
2
1
1
2
c6
1
2
1
c5
(p0,g0)
1
(p1,g1)
2
(p2,g2)
1
(p3,g3)
3
(p4,g4)
1
(p5,g5)
2
(p6,g6)
(p7,g7)
(p8,g8)
(p9,g9)
(p10,g10)
(p11,g11)
(p12,g12)
(p13,g13)
(p14,g14)
(p15,g15)
1
1
1
c4
c3
addition 254
c2
c1
Additionneur en temps log2(n) de Sklansky
(π 2, γ2 )
calcul des pi et des gi
(π 1, γ 1)
( π2∧π1 , γ2∨π2∧γ 1 )
(π 2, γ2 ) (π 1, γ 1)
( π2∧π1 , γ2∨π2∧γ 1)
génération de la somme s i = p i ⊕ G i-1,0
addition 255
Incrémenteur en temps log2(n)
Dans un incrémenteur B := A + c,
les génération G sont toujours 0. On ne calcule que les P
a 15 a 14 a 13 a 12 a 11 a 10 a 9 a 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0
incrémenteur
à propagation
c
b15 b14 b13 b12 b11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0
a 15 a 14 a 13 a 12 a 11 a 10 a 9 a 8 a 7 a 6 a 5 a 4 a 3 a 2 a 1 a 0
calcul des
P inspiré
du précédent
c
b15 b 14 b13 b12 b 11 b10 b9 b8 b7 b6 b5 b4 b3 b2 b1 b0
addition 256
Priorité en temps log2 (n)
moins prioritaire
plus prioritaire
a 0 a 1 a 2 a 3 a 4 a 5 a 6 a 7 a 8 a 9 a10 a11 a12 a13 a14 a15
calcul du masque
inspiré du calcul
des P précédent
c
b0 b 1 b2 b3 b 4 b5 b6 b 7 b8 b9 b10 b11 b12 b13 b14 b15
Attention: l'ordre des bits a été inversé sur ce schéma.
Ce circuit est utilisé dans les opérateurs virgule flottante pour
déterminer le chiffe le plus significatif d'un nombre en vue
d'éliminer les zéros en poids forts (non significatifs).
addition 257
Additionneur en temps √n
9
8
7
6
5
4
3 2
1
0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3 2
1
0
Temps
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
2
n
addition 258
3
Additionneur en temps n
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3 2
1
0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3 2
1
0
τ
Pour un délai
τ le nombre n de bits est : Σ
i
Σj ⇒
τ=
3
n
i=1 j=1
addition 259
Additionneur mixte racine-log
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
6 5
8 7 6
4 3 2
5 4
addition 260
3 2
1 0
1
0
Additionneur de Brent et Kung
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7
6 5
4 3 2
1 0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
6 5
4 3 2
1 0
8 7
addition 261
Additionneur de Brent et Kung modifié
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
8 7
6 5
4
Une cellule de plus ( + 2%) décroît le chemin critique de 8 à 7 cellules
addition 262
3 2 1
0
Dimensionnement de l'additionneur de Sklansky
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9
8 7 6
5 4
3 2
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
4
8
4
4
4
8
16
Le "fan-out" d'une cellule avec un "fan-in" de K est
2K fan-in 1 + 1 fan-in K = 4 K fan-in
addition 263
1 0
Additionneur de Kogge et Stone
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8 7
6
5
4
3
Le "fan-out" est toujours 2
addition 264
2
1
0
Additionneur de Han et Carlson
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3 2
addition 265
1
0
Résumé sur les additionneurs à cellule de
Brent et Kung (∆-cell)
Type d’addition
Propagation
2-level carry select
3-level carry select
Brent-Kung
Variante du BK
Sklansky
Kogge and Stone
Han and Carlson
Hybrid CS-VN
# de ∆-cells
Délai ( ∆-cell)
Max. fan-out
Exemple n = 32 bits
n -1
n -1
2
31
31
2
 2n - 2n 
3n??
 2n 
3
 6n 
 2n 
3
 6n
54
66
8
6
6
9
2 n- log 2(n )
ci-dessus +1
 n /2 log 2(n )
2 log 2 (n) -2
ci-dessus -1
 2 log 2(n ) -2
 2 log 2(n ) -2
57
58
8
7
5
5
log 2(n )
log 2(n )
n /2
2
80
129
5
5
16
2
log 2( n ) +1
1+ n 
2
n /2
80
65
6
6
2
16
n ( log 2(n )-1)
 n /2 log 2(n )
2.5n - 2n 
addition 266
Additionneur en temps log2(n) à arbre unique
P7,0 G 7,0 c 0
P7,4 G 7,4 c 4
P7,6 G 7,6 c 6
P3,0 G 3,0 c 0
P5,4 G 5,4 c 4
P3,2 G 3,2 c 2
P1,0 G 1,0 c 0
p7 g 7 c 7
p6 g 6 c 6
p5 g 5 c 5
p4 g 4 c 4
p3 g 3 c 3
p2 g 2 c 2
p 1 g 1 c 71 p 0 g 0 c 0
s 7 a7 b7
s 6 a6b6
s 5 a5b5
s 4 a4b4
s 3 a3b3
s 2 a2b2
s 1 a 1 b 71 s 0 a 0 b 0
Pi,k G i,k c k
Pi,j
Gi,j
cj
Pj- 1,k G j- 1,k c k
G i,k = G i,j ∨ Pi,j ∧ G j-1,k
Pi,k = Pi,j ∧ Pj- 1,k
cj
(n≥i≥j>k≥0)
= G j- 1,k ∨ Pj- 1,k ∧ c k
c k restauré
addition 267
Additionneur en temps log2(n)
Réalisation en Domino
Pi,k Gi,k c k
Φ
Pi,j
Φ
Gi,j
cj
Gi,k
Gi,k = Gi,j ∨ Pi,j ∧ Gj-1,k
cj = Gj-1,k ∨ Pj-1,k ∧ ck
Pj-1,k Gj-1,k c k
Pi,k
cj
ck
ck
Pi,j
Gi,j
Gj-1,k
Pj-1,k
ck
Pi,j
Gi,j
Gj-1,k
Pj-1,k
ck
Φ
Gi,k
Pi,k
addition 268
cj
Additionneur en temps log2(n)
Réalisation en Domino
c 7 = G7,0∨ P7,0∧ c 0
si P7,0 alors S = c 0 - 1
P7,0 G7,0 c 0
Φ
type n
Φ
Φ
type p
type p
type n
type n
type n
type n
Φ
s 7 a7 b7
Φ
s 6 a6 b 6
s 5 a5 b 5
pi gi c i
s i ai b i
s 4 a4 b 4
s 3 a3 b3
g i = ai ∧ bi ∧
pi = ai ⊕ bi ∧
si = pi ⊕ ci
Φ
Φ
s 2 a2 b2
s 1 a 1 b 71 s 0 a 0 b 0
Conditionné
par Φ
addition 269
Addition parallèle sans
propagation de la retenue CS
retenue
sortante
s6
n
}
a 0 b0
}
a 1 b1
}
a 2 b2
a i ,b i ,s i ∈ {0,1,2}
}
a 3 b3
s i 2i
Σ
i=0
}
a 4 b4
S=
}
b i 2i
Σ
i=0
}
}
}
a 5 b5
B=
}
a i 2i
Σ
i=0
}
A=
n-1
}
n-1
FA
FA
FA
FA
FA
FA
FA
FA
FA
FA
FA
FA
s1
}
s2
}
s3
}
s4
}
}
}
s5
retenue
entrante
s0
La somme pondérée des bits qui entrent est égale à la somme pondérée des bits qui sortent !
addition 270
Addition parallèle sans
propagation de la retenue BS
n-1
A=
Retenue
sortante
+
s6 -
Σ
i=0
ai 2i B =
n-1
Σ
i=0
n
bi 2i S =
Σ
i=0
a i ,b i ,s i ∈ {-1, 0 , 1}
ai 2i
a 5 b5
a 4 b4
a 3 b3
a 2 b2
a 1 b1
a 0 b0
+- +-
+- +-
+- +-
+- +-
+- +-
+- +-
+-+
+-
+-+
+-
+-+
+-
+-+
+-
+-+
+-
+-+
+-
--+
-+
--+
-+
--+
-+
--+
-+
--+
-+
--+
-+
+-
s5
+-
s4
+-
s3
+-
s2
+-
s1
retenue
entrante
+
-
+-
s0
addition 271
Variantes de cellules de CS
Modèle de délai
a b c d e
délai τ
h g f
h sort avant
que e rentre
Cette cellule est également
appelée “4 donne 2”
a + b + c + d + e = f + 2 * g + 2* h
h ne dépend pas de e
a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
d
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Σ
0
1
1
2
1
2
2
3
1
2
2
3
2
3
3
4
f
e
–e
–e
e
–e
e
e
–e
–e
e
e
–e
e
–e
–e
e
g
0
e
e
0/1
e
0/1
0/1
e
e
0/1
0/1
e
0/1
e
e
1
h
0
0
0
1/0
0
1/0
1/0
1
0
1/0
1/0
1
1/0
1
1
1
addition 272
←2
←4
←8
← 16
← 32
← 64
Optimisation de cellules de BS et CS
a bc d
FA
h
e
⇔
h
e
FA
g
h
e
1
HA
h
HA
f
abcd
Majorité
abcd
⇔
g
f
f
Majorité
h
a b c d
HA HA
FA
g
a b c d
HA HA
a b c d e
FA HA
h
g
0
g
f
HA
e
0
f
1
g
f
addition 273
e
Optimisation de la cellule
d'additionneur "borrow save"
a i bi
a i bi
+- ++-+
+-
+
c i+1
-
+
⇔
ci
--+
-+
+
+-
++
c i+1
ci
-
+-
-
si
+-
si
x = a +i ⊕ a -i ⊕ b +i ⊕ b -i
+
c +i+1 = ( a +i ∧ a -i ) ∨ (b i ∧ b -i )
c -i+1 = ( a +i ∧ a -i ∧ (b +i ⊕ b -i )) ∨ (b +i ∧ b -i ∧ (a +i ⊕ a -i )) ∨ (c -i ∧ x)
s -i = c -i
s +i = x ⊕ c +i
addition 274
Résumé sur les additionneurs
type
transmission
propagation
sélection par retenue
retenue bondissante
arbre binaire
arbre ternaire
sans propagation
délai
surface
n
n2
n
n
n
n
n
n
log n n(α+β logn)
n log n
log n
constant
n
régularité
très bonne
bonne
bonne
moyenne
moyenne
mauvaise
très bonne
addition 275
Test exhaustif des additionneurs
a5 b5 a4 b4 a3 b3 a2 b2 a1 b1 a0 b0
retenue
sortante
s5
s4
s3
s2
s1
s0
retenue
entrante
a b
retenue
sortante
2n+1
23
2
s
addition 276
retenue
entrante
Test des additionneurs
a 5 b5 a 4 b4 a 3 b3 a 2 b2 a 1 b1 a 0 b0
retenue
sortante
FA
FA
FA
FA
FA
FA
s5
s4
s3
s2
s1
s0
a 5 b5
a 4 b4
a 3 b3
a 2 b2
a 1 b1
a 0 b0
0
0
1
0
0
1
1
1
0
1
0
0
0
1
1
1
0
0
1
0
0
1
1
1
0
1
0
0
0
1
1
1
0
0
1
0
0
1
1
1
0
1
0
0
0
1
1
1
0
0
1
1
1
0
0
1
0
1
0
1
1
0
0
1
0
0
1
1
1
0
0
1
0
1
0
1
1
0
0
1
0
0
1
1
1
0
0
1
0
1
0
1
1
0
0
1
retenue
entrante
retenue
entrante
0
0
1
0
1
0
1
1
test des
cellules impaires
test des
cellules paires
addition 277

De la puce à l`algorithme

Transcription

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