Philippe BRUNET

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Philippe BRUNET

FACULTÉ DES SCIENCES, NANCY-I
U.F.R. Sciences et Techniques, Mathématiques, Informatiques, Automatique
Ecole Doctorale Informatique Automatique Electronique Electrotechnique Mathématique
Département de Formation Doctorale Electronique Electrotechnique
Curriculum Vitae
Philippe BRUNET
_______________________________________________________________________________________________________
Laboratoire d’Instrumentation Electronique de Nancy
Faculté des Sciences 54506 Vandoeuvre – lès - Nancy
Sommaire
Résumé .................................................................................................3
État Civil...............................................................................................4
Titres Universitaires Français...............................................................4
Formations complémentaires................................................................5
Compétences.........................................................................................5
Centres d’intérêts annexes....................................................................5
Travaux – Ouvrages - Ouvrages – Articles – Réalisations...................6
Synthèse des activités d’enseignement.................................................7
Synthèse des activités professionnelles (secteur privé)......................10
Synthèse des activités de recherche....................................................11
Activités de relation publique.............................................................13
_______________________________________________________________________________________________________
Résumé
Philippe BRUNET
Né le 26 juillet 1976 – 28 ans
Célibataire (PACS)
Nationalité Française
10, rue Laval, 54630, Richardménil
06 81 55 96 62 [email protected]
http://phbrunet.chez.tiscali.fr/welcome.htm
Formation et Compétences
2001-04
Doctorat de l’Universit é Henri Poincaré
« Exploration multicritères d'architectures à Reconfiguration Dynamique »
2000-01
En Instrumentation et Microélectronique
D.E.A. Instrumentation et Informatique de l’Image
(DEA 3I) Option Electronique de l’Image.
UHP
Nancy I
Université de
Bourgogne (
)
1998-00
Licence et Maîtrise GE2I option Électronique et Image
1996-98
DUT GE2I Automatisme et systèmes
- Participation à ARCHI’03 (école thématique CNRS)
http://www.irisa.fr/archi03/
- Formations de moniteur et de l’école doctorale IAE+M.
http://www.iaem.uhp-nancy.fr/
- Doctoriales de Lorraine 2002
http://www.doctoriales.cies- lorraine.net/
Compétences : Architectures électroniques, traitement d’image, VHDL ( MaxplusII, IDS-Atmel,
Foundation/ISE, FPGA Advantage), Programmation (C++, VB, Delphi, Assembleur, HTML/JavaScript),
SystemC, Grafcet, Orcad, LabVIEW, MathLab-Simulink, etc.
Langues : Anglais, bon niveau (lu, parlé et écrit).
Divers : Titulaire du permis B
Activités Professionnelles
Publications scientifiques:
Enseignements Universitaires:
logique, Microprocesseurs,
2 revues,
6 conférences internationales,
2 conf. nationales.
Filtrage analogique, Conception de circuits numérique, Automatique
Programmation (C++), Électricité, Encadrements de Micro-thèses.
Avril-Juin 2000: Stage de Maîtrise à la Communauté Urbaine du Grand Nancy (CUGN), PC Circulation
(Amélioration de la réaction du système de régulation de la circulation automobile de la CUGN.)
Avril-Juin 1998: Stage de DUT à la Communauté Urbaine le Creusot - Montceau (CUCM), service
circulation (Développement d'un logiciel de supervision pour automate SIEMENS dédié au contrôle de
carrefours routiers.)
Animateur en centre de vacances: Juillet 94, 20-28/02/95, juillet 95, juillet - Août 96 et juillet - Août 97
Centres d’intérêts annexes
Titulaire du BAFA.
Activités sportives :
Roller, vélo, ski.
Musique Assistée par Ordinateur
(MAO), DSP Audio : traitement
de son (C++),
Musique latine.
Imagerie Informatique
(conception d’images 3D),
etc
État Civil
Philippe BRUNET
Né le 26 juillet 1976 – 28 ans
Célibataire (concubinage)
Nationalité Française
Fonction actuelle :
½ A.T.E.R. section 63, Qualifié Section 61 et 63
Adresse :
Téléphone personnel:
E-mail personnel :
10 rue Laval 54630 Richardménil
06.81.55.96.62
[email protected]
Établissement de recherche :
Laboratoire d’Instrumentation Électronique de Nancy
Faculté des Sciences / Nancy I
BP 239
54506 Vandoeuvre- lès-Nancy
Téléphone professionnel :
FAX :
E-mail professionnel :
03 83 68 41 58
03 83 68 41 53
[email protected]
Titres Universitaires Français
2001-2004
Doctorat de l’Université Henri Poincaré
Université Henri Poincaré
2000-2001
1999-2000
1998-1999
D.E.A. Instrumentation et Informatique de l’Image
Maîtrise GE2I option Électronique et Image
Licence GE2I option Électronique et Image
Université de Bourgogne
1996-1998
DUT GE2I Automatisme et systèmes
2004-2001 :
Thèse de l’Université Henri Poincaré – Nancy I
Spécialité : Instrumentation et Microélectronique
Soutenue le: 15 Décembre 2004
Directeur de Thèse : Professeur Serge Weber.
2000-2001 :
DEA Instrumentation et Informatique de l’Image,
Option Electronique de l’Image. Université de Bourgogne.
Stage de DEA effectué au LE2I (Le Creusot)
sous la direction des professeurs Yvon Voisin et Alain Diou.
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Formations complémentaires
- Participation à ARCHI’03 : école thématique sur la conception de circuits, architectures
reconfigurable, simulation, co-simulation, etc.
- Formation de moniteur : Participation aux divers journées de formation organisées par le C.I.E.S. de
Lorraine. Approche de tous les aspects du métier d’enseignant chercheur (Communication, relations,
approche de cas particuliers/difficiles, etc.)
- Divers formations de l’école doctorale IAE+M : Propriété Intellectuelle, Brevets, Sécurité, etc.
- Participation aux Doctoriales de Lorraine 2002 : Séminaire d’une semaine de sensibilisation aux
monde de l’industrie. http://www.doctoriales.uhp-nancy.fr
- Titulaire du BAFA et animateur expérimenté en centre de vacance.
Compétences
Architecture électronique, conception de circuits, traitement d’image, traitement du signal, programmation
C++, etc.
Langages (description matérielle et informatique) :
- VHDL, C++, Pascal, Basic, Assembleur, HTML, JavaScript, SystemC, Grafcet…
Logiciels de développement (circuits, circuits logiques programmables, logiciels) :
• MaxplusII (Altera), IDS (Atmel), Foundation/ISE (Xilinx), FPGA Advantage, Orcad, LabVIEW,
MathLab-Simulink, InTouch
• VisualC++, VisualBasic, Delphi…
Langue : Anglais bon niveau.
Centres d’intérêts annexes
Activités sportives (Roller, vélo, ski), musique latines, musique assistée par ordinateur (MAO), imagerie
informatique (conception d’images 3D), etc.
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Travaux – Ouvrages - Ouvrages – Articles – Réalisations
[1][Thèse] “ Exploration multicritères d'architectures à Reconfiguration Dynamique” Philippe Brunet, Thèse de doctorat de
l’Université Henri Poincaré - Nancy I soutenue le 15 décembre 2004.
[2][Article] “Temporal partitioning methodology optimizing FPGA resources for dynamically reconfigurable embedded realtime system” C.TANOUGAST ; Y.BERVILLER ; P.BRUNET ; S.WEBER ; H.RABAH Microprocessors and Microsystems,
volume 27, Issue 3, page 115-130 25 avril 2003
[3][Article] “A partitioning methodology that optimises the area on reconfigurable real-time embedded systems”
C.TANOUGAST; Y.BERVILLER; S.WEBER; P.BRUNET EURASIP Journal on Applied Signal Processing, Special Issue on
Rapid prototyping of DSP Systems avril 2003
[4][CI] “An Optimized FPGA Implementation of an AES Algorithm for Embedded Applications” Ting Liu, Camel Tanougast,
Philippe Brunet, Yves Berviller, Hassan Rabah et Serge Weber, International Workshop on Applied Reconfigurable Computing
(ARC 2005),pp. 111-118, Algarve, Portugal, February 22, 2005. ISBN: 972-99353-8-6
[5][CI] “Exploration multicritères de l’espace de partitionnement en reconfiguration dynamique“ Philippe BRUNET, Yves
BERVILLER, Camel TANOUGAST et Serge WEBER, Journées Francophones sur l'Adéquation Algorithme Architecture
(JFAAA’05), pp. 151-156, 18-21 janvier 2005 à Dijon, France.
[6][CI] “Implantation FPGA optimisée de l’algorithme AES pour applications embarquées“ Ting Liu, Camel Tanougast,
Philippe Brunet, Yves Berviller, Hassan Rabah et Serge Weber, Journées Francophones sur l'Adéquation Algorithme
Architecture (JFAAA’05), pp. 236-240, 18-21 janvier 2005 à Dijon, France.
[7][CI] “Hardware Partitioning Software for Dynamically Reconfigurable SoC Design” P.BRUNET, C.TANOUGAST,
Y.BERVILLER, S.WEBER the 3rd IEEE International Workshop on System-on-chip for real time Applications (IWSOC2003),
IEEE Circuits and Systems Society’s Technical Committee on VLSI and on Communication , Calgary, AB-Canada 30 juin-2
juillet 2003
[8][CI] "Détection automatique des stries de croissance des arbres par tranformée en ondelettes ", Tadeusz SLIWA, Philippe
BRUNET, Yvon VOISIN, Olivier MOREL, Christophe STOLZ, Alain DIOU, Graphics/Vision Interface, Halifax, Canada, pp.
376-381, June 2003
[9][CI] “Automated RTR Temporal Partitioning for Reconfigurable Embedded Real-Time System Design” C
.TANOUGAST,Y.BERVILLER,P.BRUNET, S.WEBER 17ème International Parallel et Distributed processing symposium
(IPDPS) published by th IEEE computer society NICE France 22 avril 2003 ISDN 0-7695-1926-1ISSN 1530-2075
[10][CN] “Partitionnement automatique optimisant les ressources FPGA pour l'aide a la conception de SoC reconfigurable”
P.BRUNET, C.TANOUGAST, Y.BERVILLER, S.WEBER, 19ème colloque GRETSI sur le traitement du signal et des images,
Paris, 8 - 11 septembre 2003.
[11][CN] “DAGARD : outil de partitionnement d’algorithmes pour implantations sur architectures reconfigurables
dynamiquement”. P.BRUNET ; C.TANOUGAST ;Y.BERVILLER ;S.WEBER 6èmes Journées Nationales du Réseau Doctoral
Microélectronique, Micro et Nanotechnologiques ( JNRDMMN), proceedings p 363-364 Toulouse mai 2003
Réalisations logicielles:
DAGARD : (Découpage Automatique de Graphes flot de données pour Architectures Reconfigurables Dynamiquement).
Logiciel de partitionnement temporel pour la Reconfiguration Dynamique.
DAGARD v2 : Exploration multicritères des possibilités offertes pour le partitionnement d’application (en vue d’une
implantation en reconfiguration dynamique) présentant des exclusions mutuelles de traitements.
[CI]: Communication Internationnale, [CN]: Communication Nationale
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6
Synthèse des activités d’enseignement
Tout au long de ma thèse, j’ai assuré un poste de moniteur, puis un poste d’A.T.E.R. dans différentes
matières et à différents niveaux au sein de l’Université Henri Poincaré Nancy-I, département
d’Électronique et Automatique.
Ces enseignements recouvrent TDs et TPs principalement et quelques CMs. Un certain nombre d’heures
de TDs ont de plus tenu lieu de cours dans un souci d’homogénéisation de l’avancement Cours/TDs. J’ai
aujourd’hui effectué un service total dépassant 296 heures (équivalent TD).
Je suis intervenu en premier cycle dans des modules d’initiation à la Logique, électricité, filtrage
analogique, en second cycle dans les domaines de conception de circuits numériques, algorithmique et
programmation C, microcontrôleurs et encadrement de micro-thèses dans le domaine des circuits logiques
(CPLD, FPGA). Je suis également intervenu dans la réalisation des sujets de TDs, TPs et d’examen en
informatique.
Détail des enseignements :
Auditoire concerné
Enseignement dispensé
DEUG MIAS1
Electricité
DEUG STPI1+ MIAS1
Durée
CM TD TP
4
Année(s)
8
9
2004
Automatique logique
60
12
2001-02
LICENCE IUP GEII CSE
Algorithmiques et programmation
60
80
2002-04
Systèmes à Microprocesseur
104
2003-04
Conception de circuits numérique s
12
2001
26
2001, 04
MAITRISE IUP GEII CSE Encadrement Microthèses
Total : (296 h ETD)
4
128
243
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7
Électricité :
- Circuits linéaires en régime sinusoïdal forcé : Admittance et impédance complexe, fonction de
transfert, filtre, diagramme de Bode, puissance en régime sinusoïdal, adaptation d’impédance.
- Réseaux électrique, production, transport, facteur de puissance, distribution, sécurité.
- Conversion de l’énergie électrique : classification des convertisseurs, la fonction interrupteur, étude de
quelques exemples.
Automatique logique :
- Système de numération, conversion inter base, codage des nombres décimaux, codage des nombres
négatifs, arithmétique binaire, codes BCD, GRAY.
- Simplification et synthèse de fonctions booléennes
- Résolution de problèmes de logique et implantation à l’aide de circuit numériques.
- Circuits spéciaux : Décodeurs, Encodeurs et Multiplexeurs. Applications à la synthèse de fonctions
booléennes.
- Systèmes logiques séquentiels, compteur, registres à décalage.
Algorithmiques et programmation :
- Les entrées et les sorties, contrôle des entrées avec boucles, le calcul logique en C et les
conditionnelles, la bibliothèque math.h de C.
- La répétition avec un compteur, la répétition avec une condition d’arrêt, calcul de tables de vérité avec
utilisation des itérations.
- Les fonctions, la robustesse
- Les fonctions appliquées aux tableaux, passage de données tableaux C en tant qu’adresse (pointeur) du
premier élément.
- Les structures, créations dynamiques de variables, de structures, manipulation des pointeurs.
Systèmes à Microprocesseur (Carte ControlBoy (68HC11)) :
- saisie, compilation et exécution d’un programme en assembleur, maîtrise de l’organisation mémoire de
la carte cible, teste du programme à l’aide du débogueur.
- Etude d’un programme de gestion d’un affichage LCD en C.
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8
- Interfaçage d’un clavier hexadécimal 16 touches au 68HC11, Principe de décodage d’adresse pour
ajouter des composants au 68HC11 en mode étendu.
- Acquisition d’un signal analogique, acquisition à intervalles de temps réguliers.
- Génération de signaux analogiques (CNA Max 512) à intervalles de temps réguliers.
- Projet : Acquisition et filtrage numérique de signaux.
Conception de circuits numérique s :
- Réalisation de circuit s numériques divers sous MaxplusII (Altera),
et validation sur cartes de
prototypage rapide Altera.
Encadrement Microthèses :
- Sujet 1 : Modélisation de la consommation des circuits FPGAs : étude statistique de l’utilisation de
répétiteur s dans le routage des circuits. L’objectif est d’avoir une idée de l’utilisation de ces répétiteurs
(routage automatique) en fonction du type d’application, du taux d’utilisation du circuit dans le but de
mieux connaître la consommation liée à ces répétiteurs.
- Sujet 2 : Reconfiguration Dynamique des FPGA : étude des possibilités offertes par JBits3 (Xilinx).
L’objectif est d’obtenir une vue d’ensemble des possibilités offertes par JBITs (étude bibliographique
des travaux liés à JBits + documentation) ainsi que la mise en œuvre sur circuit Virtex2.
Encadrement divers :
J’ai participé à l’encadrement avec Mr. C. Tanougast de Mr. Ting LIU lors de son stage de DEA
intitulé « Comparaison et mise en œuvre de méthode de partitionnement pour l’implantation
d’algorithmes en reconfiguration dynamique ». Lors de ce stage, nous avons également travaillé à la
mise en œuvre d’un nouvel algorithme en reconfiguration dynamique (cryptage AES) suivant notre
méthode partitionnement.
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9
Synthèse des activités professionnelles (secteur privé)
Avril-Juin 2000:
Stage de Maîtrise IUP à la Communauté Urbaine du Grand Nancy (CUGN), PC Circulation.
Amélioration de la réaction du système de régulation de la circulation automobile de la CUGN.
- Recherche d'une formule permettant une réaction plus rapide lors des pics de circulations journaliers.
- Intégration de cette formule au logiciel de contrôle central du PC circulation.
Avril-Juin 1998:
Stage de DUT à la Communauté Urbaine le Creusot - Montceau (CUCM), service circulation.
Développement d'un logiciel de communication/supervision du fonctionnement d'un automate SIEMENS
de contrôle de carrefour routier.
- mise en oeuvre de communications spécifiques de l'automate,
- développement d'un protocole d'échange d'informations entre PCs de supervision,
- mise en oeuvre d'acquisition vidéo sur le PC de supervision.
- traitement d'image: détection, comptage de véhicules, temps d'occupation de la chaussée, etc.
- mise en forme et archivage des phases de fonctionnement du carrefour.
- mise en oeuvres de télétransmission journalière de ces informations.
Divers CDDs:
Animateur en centre de vacances:
Juillet 94, du 20/02/95 au 28/02/95, juillet 95, juillet - Août 96 et 97
Eté : Responsable de groupes d'adolescents et pré-adolescents sur la côte atlantique, ceci en centre de
vacances ainsi que lors de randonnées vélo (gestion du temps, des personnes, du budget collectif ainsi que
de toutes les activités du groupe).
Hivers: responsable d'un groupe d'enfant de 8 à 12 ans en centre de vacance de moyenne montagne.
Animateur responsable de l'encadrement et des activités de ce groupe.
_______________________________________________________________________________________________________
10
Synthèse des activités de recherche
Mes activités de recherche ont débuté en DEA où lors du stage de fin d’année je me suis intéressé à un
sujet relevant du traitement d’image sur ordinateur pour revenir ensuite lors de ma thèse au traitement
d’image et de données sur architectures dédiées. Ce choix est dicté par le besoin de maintenir dans ma
formation la dualité entre les aspects informatique et électronique du traitement d’image. Aujourd’hui plus
encore que lors du choix de ma thèse, on voit cette frontière entre ces deux mondes s’amenuiser ce qui
m’apporte d’autant plus d’aisance pour m’adapter à l’une ou l’autre des ces deux approches du traitement
d’image.
Travaux de DEA :
Dendrochronologie, datation automatique de coupes d’arbres par vision artificielle
Sous la direction des Professeurs Yvon VOISIN et Alain DIOU.
Mon travail de DEA effectué au LE2I (Laboratoire Électronique Informatique et Image ) du Creusot
(Saône et Loire 71) a consisté à automatiser le comptage des stries de croissance d’arbres à partir d’images
de coupes de ces arbres. Les contraintes d’une coupe grossière de l’arbre et d’une prise de vue non idéale
ainsi qu’ une information diffuse au niveau des stries centrales demandent la mise en œuvre de traitement s
complexes afin d’obtenir l’information recherchée (filtrage, transformée en ondelettes, traitement
statistique de l’information recueillie, etc.). Ce travaille a donné lieu à une publication en congrès
international (voir section publications).
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11
Travaux de Thèse :
Résumé
Ce travail s’inscrit dans la continuité des travaux réalisés au L.I.E.N. et reprend notamment les travaux
de Mr Camel Tanougast sur le partitionnement d’algorithmes type "graphe flot de données" pour
architectures reconfigurable s dynamiquement sous contrainte de temps, surface logique et taille des
données à traiter. Cette thématique est issue d’un groupement de recherche (GDR) ISIS (" Information,
Signal, Image et viSion ") regroupant plusieurs équipes de recherche ( LI.E.N., E.T.I.S., L.E.2.I.,
L.I.R.M.M., etc .). Le travail réalisé consiste tout d’abord en un raffinement du partitionneme nt initial
proposé par Mr Camel, visant à apporter une sélection plus sensible aux besoins de bande passante
mémoire de l’architecture finale. Le second point abordé est l’automatisation de cette méthode grâce à la
réalisation d’un outil informatique dédié. Le dernier point abordé est une nouvelle méthodologie de
partitionnement plus générale et répondant aux problèmes posés par les application de type "graphe flot de
données non régulier". C'est-à-dire des applications dont le traitement appliqué au flot peut être amené à
changer en fonction des données elles-mêmes ou en fonction des résultats des calculs précédents
(exécutions conditionnelles, amenant à des exclusions mutuelles de branches de traitements). Ce dernier
point fait également l’objet d’une intégration informatique. Cette méthodologie et son outil visent à
simplifier le travail du concepteur de circuits lorsque celui-ci s’oriente vers une application utilisant les
possibilités de reconfiguration dynamique des FPGAs actuels. Tous ces travaux ont également fait l’objet
de plusieurs publications (voir section publications).
Réalisations
-
Outil de partitionnement d’algorithme type Graphe Flot de Données pour la reconfiguration
dynamique (DAGARD).
-
Mise en application d’algorithmes de traitement d’image et de cryptage sur Architecture
Reconfigurable ARDOISE.
(http://www-etis.ensea.fr/~archi/Activites/Equipe_NomDeLequipe_Axe1.html)
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12
Activités de relation publique
Organisation et participation à la fête de la science
(Journées de vulgarisation des travaux de recherche universitaire)
Université Henri Poincaré, Nancy I
•
présentation du laboratoire et de ses thématiques (Poster réalisé pour l’occasion),
•
présentation de la filière universitaire « électronique ».
•
présentation ludique d’une application de traitements d’images
•
réalisées sur une plateforme FPGA (Application réalisée pour l’occasion).
Plaquette de présentation de la filière « Système s Embarqués »
•
Réalisation d’illustration pour la plaquette de présentation de la filière universitaire « systèmes
embarqués », Université Henri Poincaré, Nancy I
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13

Philippe BRUNET

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