ELE4304 – Principe des Circuits Intégrés à Très Grande Échelle

ELE4304 – Principes des circuits Intégrés à très grande échelle
Laboratoire 2
Dessins des masques
Automne 2008
1 Introduction
Pour un circuit de grande complexité, la création de son dessin des masques avec un outil
comme Cadence peut facilement nécessiter plus qu'une année-personne de travail. Le
temps requis dépend évidemment du niveau d'optimisation désiré. L'avènement d'outils
automatiques, comme les programmes de placement et routage et les outils de synthèse,
ne va pas faire disparaître les outils d'édition de masques, mais plutôt modifier leur usage.
De tels outils auront toujours leur place pour la conception de cellules normalisées, de
cellules spéciales comme les amplificateurs de sortie et les réseaux de protection aux
entrées et enfin pour les différentes formes de mémoire qui demandent une optimisation
poussée. L'éditeur de masques demeure une excellente façon de créer les cellules de base
qui peuvent ensuite être utilisées comme des tuiles pour composer un circuit à grande
échelle.
2 Objectifs spécifiques
Les objectifs de ce laboratoire sont les suivants:
-
Expérimenter le module d'édition de masques de Cadence qui permet de créer le
dessin des masques d'un circuit intégré;
-
Comprendre les différentes étapes d'un procédé de fabrication CMOS;
-
Apprendre à utiliser le vérificateur de règles de dessin intégré à Cadence;
-
Apprendre à utiliser l'extracteur intégré à Cadence qui permet d'extraire les
paramètres d'un circuit à partir d'un dessin des masques;
1
-
Apprendre à utiliser le logiciel Spectre par l’entremise de l’interface Analog Design
Environment pour la simulation au niveau circuit des modules d’un circuit intégré;
-
Intégration de modules à l’intérieur d’un Circuit Intégré.
Le chapitre 4 des documents de laboratoire, est la référence qui vous guidera dans
l’apprentissage des outils d’édition de masques. Le chapitre 5 est la référence qui vous
guidera pour l’intégration de vos modules à l’intérieur d’un circuit intégré.
3 Méthodologie
Une technique utilisée pour accélérer la réalisation d'un dessin des masques consiste
d'abord à réaliser un diagramme squelettique où les positions relatives, les orientations et
les croisements entre les structures importantes sont explicites. Les structures importantes
sont les fils, les contacts et les transistors. Ce type de schéma est particulièrement
intéressant si le concepteur peut disposer d'un outil de compaction automatique. La
priorité est généralement accordée aux fils dans la réalisation des diagrammes
squelettiques. De plus, la disposition des contacts et des croisements est au moins aussi
importante que celle des transistors. Les diagrammes squelettiques sont donc un outil de
travail très utile. Compte tenu des multiples contraintes et de votre peu de familiarité avec
ces contraintes, il serait normal et naturel que vous deviez en cours de route adapter vos
diagrammes squelettiques en fonction des efforts visant à réaliser le dessin des masques.
Vous devez utiliser le vérificateur de règles de dessin intégré à Cadence et une inspection
visuelle pour valider vos cellules. De plus, vous devrez créer une description, incluant les
capacités parasites, de votre circuit en format spectre. Il est intéressant de mettre des
étiquettes (pins) pour identifier les signaux importants. Il faut aussi prévoir que les
alimentations et les divers signaux essentiels doivent s'abouter d'une cellule à l'autre. Une
description extraite vous sera nécessaire lors de la simulation de vos circuits.
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4 Partie 1 : Inverseur CMOS
Dans cette partie, on vous demande de réaliser le dessin des masques d'un inverseur
CMOS compatible avec une bibliothèque de cellules normalisées (cellules de base), dont
les transistors n et p sont de taille minimale. La taille minimale d'un transistor en
technologie 180 nm correspond à L = 0,18 µm et W = 0,5 µm. Le chapitre 4 du guide de
laboratoire est en fait un tutoriel vous indiquant pas-à-pas comment réaliser l'inverseur
demandé.
Réalisez une simulation dc afin de vérifier le bon fonctionnement de votre inverseur et
d'en déterminer le seuil. Présentez les résultats de cette simulation.
Déterminez par simulation les plus petites tailles des transistors qui permettent d'obtenir
un inverseur ayant un seuil égal à la moitié de la tension d'alimentation (Vdd/2). Pour ce
faire, vous devrez en extraire le netlist et modifier directement ce netlist. Ne modifiez pas
votre dessin de masques pour répondre à cette question. Présentez les résultats de votre
simulation montrant que l'objectif est atteint. Présentez aussi le netlist original où vous
aurez mis en évidence les lignes pertinentes à la présente question, et la portion du
nouveau netlist qui correspond aux lignes ainsi mises en évidence.
Déduisez de vos résultats µn/µp, soit le rapport entre les mobilités des charges dans les
canaux de types n et p.
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5 Partie 2: Porte NON-ET CMOS
Dans cette partie, on vous demande de réaliser le dessins des masques d'une porte
NON-ET à deux entrées et dont les transistors sont de taille minimale. Avant de procéder
au dessin des masques, dessinez le diagramme squelettique de votre cellule. Ceci vous
aidera à arriver plus rapidement au résultat voulu.
Vérifiez le fonctionnement correct de votre circuit par simulation transitoire. Assurezvous que la table de vérité de la porte logique est parcourue complètement. Utilisez les
résultats de cette même simulation pour évaluer le délai de votre porte. Expliquez
comment vous aurez procédé.
Déterminez les dimensions les plus petites que pourraient avoir tous les transistors de la
porte NON-ET:
1) satisfaisant les résistances équivalentes du tableau 1; et
2) dont le seuil de chaque entrée correspond à la moitié de la tension d'alimentation
lorsque cette entrée et commutée et que l'autre reste à une valeur fixe.
Pour répondre à cette question, vous aurez besoin des résultats obtenus à la partie 1.
Répondez à la question par un raisonnement analytique, et non pas à l'aide de
simulations. Expliquez votre raisonnement de façon détaillée.
AB
S
R
00
1
3R/4
01
1
3R
10
1
R
11
0
?
Tableau 1: Table de vérité de la porte NON-ET avec résistances équivalentes
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6 Partie 3: Verrou de type D
Dans cette partie, on vous demande de réaliser un verrou (latch) de type D. Pour ce faire,
vous utiliserez l'inverseur et la porte NON-ET réalisés aux deux parties précédentes.
La figure 1 montre le circuit logique d'un verrou de type D.
Figure 1: Circuit logique d'un verrou de type D
Lorsque l'entrée EN est à un, le verrou est transparent, et la sortie Q est identique à
l'entrée D. Lorsque l'entrée EN passe à zéro, la sortie Q se bloque et sa valeur restera la
même, peu importe D, tant que EN ne reviendra pas à un.
Expliquez le plus clairement possible comment fonctionne ce circuit. Il peut être
avantageux par exemple d'expliquer séparément certaines parties et/ou de présenter des
tables de vérité.
Vérifiez le fonctionnement correct de votre circuit par simulation. Présentez clairement
votre procédure de test et vos résultats.
Évaluez par simulation les délais de votre circuit à partir de chaque entrée. Présentez
clairement votre procédure et vos résultats.
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7 Partie 4: Circuit intégré
Réalisez l’intégration complète de vos modules (inverseur, porte logique et verrou) selon
le schéma présenté à la Figure 2. Le chapitre 5 du guide de laboratoire est un tutoriel
expliquant les différentes étapes de cette intégration. Suivez ce tutoriel en l'adaptant à
votre cas (porte NON-ET au lieu de NON-OU, verrou de type D au lieu d'un oscillateur
commandé par une tension). Le résultat final de cette partie sera un dessin de masques du
circuit intégré prêt à être envoyé à la fabrication.
Figure 2 : Circuit Intégré complet
Montrez par simulation le fonctionnement de l’inverseur, de la porte logique, du verrou et
des pads DIN et DOUT. Instanciez les modules créés aux sections précédentes. Pour les
trois circuits, des capacités de 10 pF doivent être ajoutées sur les broches externes afin de
simuler l’effet de ces broches et des traces d’un circuit imprimé. Inspirez-vous de la
simulation 1 du chapitre 5 du guide de laboratoire, ainsi que de la procédure de test que
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vous avez développé pour le verrou. Montrez les signaux de l’extérieur et de l’intérieur
des pads. Ceux-ci devront être observables de l’extérieur de votre module lors de la
simulation. Pour fin de clarté, nous vous demandons d’ajouter le suffixe « _I » ou « _E »
pour indiquer qu’il s’agit d’un pin interne ou externe.
Une manière rapide de vérifier si votre circuit est « en vie » est de s'assurer que
VDD_CORE_I (le signal interne d'alimentation positive) soit bien à 1,8 V. S'il est à zéro,
soit votre circuit n'est pas alimenté correctement dans votre banc d'essai, soit il y a un
problème avec votre pad frame.
Que se passe-t-il avec le signal du verrou à la sortie du circuit intégré? Expliquez ce
comportement en utilisant les Pads DIN et DOUT ainsi que les notions que vous aurez
apprises lors de la partie 3. Par la suite, faites une troisième simulation afin de simuler
une autre fois le verrou dans le circuit intégré dans le but de démontrer vos explications.
Pour tous les circuits, présentez vos résultats de simulation et discutez les comportements
et différences observés.
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8 Contenu du rapport
Votre rapport doit inclure, pour chaque numéro, le diagramme squelettique, le dessin des
masques, le netlist (sauf pour le circuit intégré), et les résultats des simulations. Vous
devez ajouter tout commentaire, explication, schéma ou autre que vous trouverez
pertinent pour prouver votre bonne compréhension du travail réalisé.
Notez que 2 points seront alloués à la forme du rapport (présentation, simulations et
diagrammes bien identifiées, introduction et conclusion).
En plus de la version papier du rapport de laboratoire, il est important de se souvenir
d’envoyer la version électronique du laboratoire :
-
mettre dans un dossier le rapport en format PDF
-
mettre dans un deuxième dossier vos dessins de masques (votre répertoire de
travail, mais sans les PDF et captures d'écran)
-
mettre dans un troisième dossier les fichiers SPICE
-
créer un seul fichier .tar.bz2, .tar.gz ou .zip par groupe et envoyer au chargé de
laboratoire avant l'échéance de remise du TP.
Remarque:
Nous souhaitons avoir vos commentaires sur les difficultés que vous avez rencontrées
ainsi que le temps d'apprentissage que vous avez passé sur les outils durant la
réalisation de ce laboratoire. Nous sommes particulièrement intéressés aux lacunes
pouvant subsister dans la documentation
Philippe Aubertin (chargé de laboratoire)
Gilbert Kowarzyk (répétiteur)
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