Parser-Driver VHDL Verilog - SoC

Projet Master SESI M1
Année 2013/2014
Parser/driver VHDL/Verilog
OBJECTIF
L’équipe CIAN du département SoC du LIP6 développe la plateforme Coriolis qui intègre de
nombreux outils pour la conception de circuits intégrés. Ces outils utilisent des
représentations des données qui leur sont propres et ont souvent besoin de s’interfacer avec
d’autres outils en utilisant des formats standards tels que le VHDL, le Verilog, les formats
LEF/DEF etc. L’idée pour faciliter cette tâche d’interfaçage est d’utiliser un modèle de
représentation des données léger (vlsisapd) et ensuite de construire l’ensemble des modules
d’interfaçage nécessaire depuis (driver) et vers (parser) ce modèle.
Le but de ce projet est de proposer des modules d’interfaçage du modèle léger avec les
langages VHDL et Verilog.
DESCRIPTION
Après une bonne compréhension du modèle vlsisapad, il faudra proposer un module
permettant de l’interfacer avec le VHDL et/ou le verilog puis valider ce travail en s’assurant
que le fichier obtenu est correct. Pour le cas du parser, il faudra utiliser des analyseurs
lexicaux (lex) et syntaxiques (yacc) pour transformer une description structurelle du langage
en une représentation équivalente du modèle vlsisapd.
On poura s’inspirer du driver VHDL déjà existant.
Les étapes du travail seront les suivantes :
• Étude du modèle léger
• Étude des formats VHDL et Verilog
• Réalisation des modules d’interfaçage
• Validation de l'ensemble par simulation
CONNAISSANCES REQUISES
Programmation objet, UE CAO
ENCADRANT
Ce stage pour un maximum de 3 étudiants sera encadré par Roselyne Chotin-Avot
email : [email protected]