Modélisation des transistors MOS de petites dimensions

Modélisation des transistors
MOS de petites dimensions
I. O'Connor ([email protected])
Ecole Centrale de Lyon - LEOM
36 avenue Guy de Collongue
F-69134 Ecully cedex, France
n
n
n
n
Besoins en modélisation
Formalisation du principe de fonctionnement du transistor
MOS
Modèles équivalents
Caractéristiques des dispositifs et modes de
fonctionnement
– Ix = f(Vx, ...) : dérivé pour chercher conductance
– Qx = f(Vx, ...) : dérivé pour chercher capacité
n
Modèle analytique
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Modélisation des transistors MOS
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1
n
modélisation : les besoins
– designers : précis à 100%, compréhensible, rapide, disponible 6 mois
avant stabilité du process, gratuit
– technologues : modèle obligeant designers à rendre circuit robuste à des
"variations mineures"
n
principales approches :
– physique
•
•
•
•
paramètres ont une signification physique
peuvent être extraits de mesures physiques (tox, ld, etc)
habituellement simple
erreur entre modèle et mesures peut être grande
– empirique
•
•
•
•
"fit" pour faire correspondre courbes du modèle avec mesures
difficile à appréhender le rôle de chaque paramètre parmi beaucoup
approche mathématique
aucune prédictivité : résultats faux en dehors de l'espace mesuré
– tableaux
• points numériques plus fonctions d'interpolation
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Modélisation des transistors MOS
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Histoire de la modélisation MOS
n
première génération :
– SPICE niveaux 1, 2, 3 (1980s)
– modèles analytiques physiques, informations sur la géométrie des
dispositifs dans les équations
– proche aux calculs à la main
n
seconde génération
– SPICE niveaux 13, 28, 39 : BSIM (1990s)
– modèles très mathématiques
– résultat donné par le simulateur très dépendant de l'extraction des
paramètres
– calculs à la main impossibles avec cette génération
n
troisième génération
– SPICE niveaux 49, 55 : BSIM3 (2000s), EKV
– retour à la physique : objectif initial était de redécouvrir la
simplicité ... maintenant plus de 100 paramètres
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Modélisation des transistors MOS
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2
Modèles dans la simulation de circuits
point de polarisation
initial d'essai
linéariser composant
autour du point de
polarisation d'essai
discrétiser équations
différentielles en temps
charger admittances
linéaires dans matrice
circuit
définir nouveau point de
polarisation d'essai
solution des équations
linéaires
non
convergence ?
oui
incrémenter temps
non
fin d'intervalle de temps ?
oui
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Modélisation des transistors MOS
Transistor MOS
grille
grille
Vgs
Vgs
source
drain
drain
bulk
Vbs
source
bulk
Vds
grille
W
Vbs
Vds
grille
polysilicium
source
oxyde de grille
n+
drain
drain
n+
p+
L
bulk
Vtn=0.5V
Kn
=200uA/V2
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p+
n-well
p
p
nmos
source
bulk
CMOS 0.18-0.35um
tox=5nm
Vdd=1.5-3.3V
Modélisation des transistors MOS
pmos
Vtp=-0.6V
Kp=70uA/V2
6
3
Modes de fonctionnement
grille
grille
source
drain
n+
n+
+
+
+
+
+
+
-
-
-
Φ
- s
-
-
source
n+
drain
Φox
-
-
-
-
-
n+
p
p
bloqué (faible inversion)
conducteur (forte inversion)
Vgb<Vtn
Vgb≥Vtn ; Vds=0
grille
+
+
+
+
+
grille
+
+
source
n+
drain
-
-
-
-
-
-
n+
+
+
+
+
source
n+
-
-
-
-
-
-
-
+
drain
∆L
-
-
n+
p
p
linéaire
saturé
Vgb≥Vtn ; 0<Vds<Vgs-Vtn
Vgb≥Vtn ; Vds≥Vgs-Vtn
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Modélisation des transistors MOS
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Modélisation des transistors MOS
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Layout CMOS
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4
Instance d'un modèle de transistor sous SPICE
.model MOD1 nmos VTO=1.5 ...
ou
.lib "/cad/moslib/025.lib"
...
Mname nd ng ns nb Modname <<L=>L> <<W=>W>
+ <AD=AD> <AS=AS> <PD=PD> <PS=PS>
+ <NRD=NRD> <NRS=NRS>
+ <IC=vds0, vgs0, vbs0>
Vdrain nd 0 dc 1.5 ac 1
...
.op
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Modélisation des transistors MOS
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Caractéristique DC Ids/Vds
n
équation ≠ modèle (BSIM3V3 ou MOS9) ≠ mesures !
0<Vds<Vgs-Vtn (linéaire)
V
Ids = β ( Vgs - Vt - ds ) Vds
2
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W
L
K = µCox
β=K
Ids =
(saturé) Vds≥Vgs-Vtn
β
( Vgs - Vt )2 ( 1 + λ Vds )
2
Modélisation des transistors MOS
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5
Modèle équivalent grand-signal
drain
drain
CGD
CGD
IDS
grille
bulk
grille
IDS
CGD
bulk
CGD
source
source
I D = f (VGS ,VDS , VBS )
CGD = f (VGS , VDS )
CGS = f (VGS , VDS )
CGD = f (VDB )
CGD = f (VDB )
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Modélisation des transistors MOS
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Modélisation des transistors MOS
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6
Caractéristique DC Ids/Vgs
(
Vtn = Vtn 0 + γ VSB + 2 φF − 2 φ F
γ =
n
)
2qN A K siε 0
Cox
Vtn 0 = φ gb − 2φ F −
Qb 0 Qss
−
Cox Cox
paramètres technologiques :
– potentiel Fermi : φF ≈ 0.3V (nmos) ; φF ≈ -0.3V (pmos)
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Modélisation des transistors MOS
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Tension de seuil
n
n
la tension qui, lorsqu'elle est appliquée entre la grille et le
substrat d'un transistor MOS, entraîne l'inversion du
substrat sous la grille, créant ainsi un canal entre la
source et le drain par lequel des porteurs de charge
peuvent traverser le dispositif
afin d'atteindre cette inversion (forte inversion) le potentiel
de surface Φs doit augmenter sa valeur négative originale
depuis une tension grille-substrat nulle (Φs=- ΦF, potentiel
de Fermi) à une valeur positive (Φs=- ΦF)
–
–
–
–
–
–
Φgb : potentiel à l'interface grille-substrat = ΦF(substrat)-ΦF(grille)
Qb0 : charge dans la région déplétée
Qss : charge dans l'interface oxyde/silicium
Cox : capacité de l'oxyde par unité de surface
q : charge d'un électron ; Ksi : permittivité relative du silicium
Na : concentration des impuretés dans le canal
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Modélisation des transistors MOS
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7
Modèle équivalent petit-signal, basses fréquences
drain
Ids
grille
bulk
vgs
gm*vgs
gmb*vbs
rds
vds
vbs
source
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Modélisation des transistors MOS
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Caractéristiques AC
Vgs
Vbs
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Vds
gain
=
intrinsèque
gm
gd
Vgs
Modélisation des transistors MOS
Vbs
Vds
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8
Schéma équivalement
première approche :
basse fréquence
terminaux idéaux Vgs
Vbs
Vds vgs
gmvgs
linéaire
gm =
gd =
δ Ids
δ Vds
conductance de sortie
gmb =
δ Ids
δ Vbs
transconductance
du canal
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rd vds
saturé
δ Ids
δ Vgs
transconductance
gmbvbs
β ( vgs - Vt )
β vds
( 2β Ids )
β ( vgs - Vt - vds )
2Ids
vgs - Vt
½
λ Ids
γ ( 2β Ids )
β γ Vds
2 ( 2 | φ F | - Vbs )
½
Modélisation des transistors MOS
½
2 ( 2 | φ F | - Vbs )
½
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Discontinuités des modèles (gm)
linéaire
discontinuité
entre régimes
saturé et linéaire
saturé
(pMOS)
<- Vgs
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Modélisation des transistors MOS
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9
Discontinuités des modèles (gd)
linéaire
(nMOS)
discontinuités
entre régimes
linéaire, raccord et saturé
saturé
Vds ->
26/11/2003
Modélisation des transistors MOS
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Erreurs sur la conductance de sortie
la correspondance
entre modèle et
mesures est bonne
à 95% pour Ids/Vds
discontinuités
entre zones de
fonctionnement
l'erreur est plus de
50% pour gds !
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Modélisation des transistors MOS
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10
Caractéristiques AC
n
n
gain plus élevé en zone saturée (gm>>gd)
facteurs influants : Ids, vgst (vgs-Vt), W/L (β), L (λ)
gm / Vgs
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gd / Vds
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Modélisation des transistors MOS
Influences
n
dimensionner le transistor par les paramètres
indépendants et non-fixés (par l'architecture)
W/L
Ids
gm
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Vgst
L
:λ
(à W/L
constant)
Modélisation des transistors MOS
Ids
gd
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Exemple de conception
forte inversion, saturation
Vt1 < Vin < VDD
Vin-Vt1 < Vout < VDD-|Vt2|
régime dc
Vgst1 = Vin-Vt1 ; Vgst2 = Vout-VDD-Vt2
Vgst22
β1
Id1 = Id2
=
Vgst12
β2
VDD
VDD=3.3V
VSS=0V
M2
régime ac
gm1
Av0≈ =
gm2
M1 Vout
Vin
β
√β
1
2
VSS
schéma
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Modélisation des transistors MOS
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Composants parasites
Cgs
Ach=WL (surface du canal)
As=surface de la source
Ad=surface du drain
Ps=perimètre de la source
Pd=perimètre du drain
∆L=diffusion latérale (~0.05um)
Cox=capacité oxyde/um2 (~5fF/um2)
Cj0=capacité jonction verticale (0.2fF/um2)
Cjsw0=capacité jonction parois (0.2fF/um)
Cjs=Cj0/(1+VSB/Φ0)1/2
Cjd=Cj0/(1+VDB/Φ0)1/2
Cjsw=Cjsw0/(1+VSB/Φ0)1/2
Cgd
Rs
Rd
Cgb
Cbs
Cbd
drain
Rd
Cgd
gmvgs
grille
Cgs
Cgb
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gmbvbs
Rs
saturation
Cgs=Cox(2Ach/3+W∆L)
Cgd=Cox(W∆L)
Csb=(As+Ach)Cjs+PsCjsw
Cdb=AdCjd+PdCjsw
Cbd
rd
Cbs
bulk
source
Modélisation des transistors MOS
linéaire
Cgs=Cgd=Cox(Ach/2+W∆L)
Csb=(As+Ach/2)Cjs+PsCjsw
Cdb=(Ad+Ach/2)Cjd+PdCjsw
off
Cgs=Cgd=CoxW∆L
Cgb=WLCox
Csb=AsCjs
Cdb=AdCjd
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12
Evolution des capacités avec Vgs
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Modélisation des transistors MOS
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Binning
n
n
n
un seul jeu de paramètres ne donnera pas de résultats
suffisamment précis
binning = processus de division de l'espace de
dimensions W/L du transistor en zones, un modèle par
zone
attention à des comportements non-physiques aux
frontières et en dehors des limites
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Modélisation des transistors MOS
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Modulation de la longueur du canal
n
n
la longueur effective de la grille diminue lorsque le
potentiel sur le drain augmente
ceci résulte en une conductance de sortie non-nulle dans
la région active
xd =
2 K s ε 0 (Φ 0 + VR )
qN A
= k ds VDS − Veff + Φ 0
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n
(N D >> N A )
k ds =
Modélisation des transistors MOS
2 K sε 0
qN A
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approximation de Taylor de Id autour de la valeur de
VDS=Veff

k ds (VDS − Veff )
∂I D ∂L
∆VDS ≈ I Dsat 1 +

∂L ∂VDS
 2 L VDS − Veff + Φ 0
= I Dsat 1 + λ (VDS − Veff )
I D = I Dsat +
[
λ=
]




kds
2 L VDS − Veff + Φ 0
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Modélisation des transistors MOS
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14
Fonctionnement sous le seuil
weak inversion
moderate inversion
~VT-100mV
n
VT
strong inversion
~VT+100mV
VGS
un transistor MOS polarisé en faible inversion fonctionne
dans la région sous le seuil (subthreshold)
 Veff 


W
nV 
exp  T 
L
Cox + Cdepl
≅ 1.5
n=
Cox
I D ≅ I D0
n
pour VBS=0V et VDS>3VT
inconvénients :
– faible transconductance (courant de polarisation faible)
– fonctionnement lent (chargement/déchargement capacitif)
– sensibilité à l'appariement des tensions de seuil (mismatch)
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Modélisation des transistors MOS
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discontinuités sur Id (passage de
la faible inversion à l'inversion modérée)
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Modélisation des transistors MOS
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15
Effets de la mise à l'échelle (scaling)
n
la réduction de la longueur minimale du canal renforce
deux jeux de phénomènes non-idéaux :
– effets champs fort : effets connus à des nœuds technologiques
plus anciens, amplifiés aux nœuds technologiques courants et
dus au champs électrique plus fort sur une longueur réduite
•
•
•
•
modulation de la longueur du canal
dégradation de la mobilité
saturation de la vitesse
effets "électrons-chauds"
– effets canal court : nouveaux phénomènes liés à la perte du
contrôle de la grille sur la charge dans le canal
• réduction de la barrière induite par le drain (DIBL : drain induced
barrier lowering)
• roll-off de la tension de seuil
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Modélisation des transistors MOS
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Dégradation de la mobilité
n
n
n
n
n
n
épaisseur d'oxyde sous la grille diminue
champs vertical augmente
épaisseur du canal diminue
électrons plus proche de la surface "rugueuse"
plus de collisions
mobilité diminue
I DS =
µ nCox W 2
Veff
2(1 + θVeff ) L
θ : coefficient de la dégradation de la mobilité
NB : équation modifiée si VBS ≠ 0V
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Modélisation des transistors MOS
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Saturation de la vélocité
n
n
saturation se produit à Vds plus faible
Id proportionnel à Veff pour des tensions bien au-dessus
du seuil
I DS =
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I DS 0
1 + VDS (Lε c )
Modélisation des transistors MOS
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Electrons chauds
n
ionisation d'impact
– courant de substrat
n
interface endommagée
– charge d'interface ou charge d'oxyde
– dégradation permanente du composant
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Modélisation des transistors MOS
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Drain Induced Barrier Lowering
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Modélisation des transistors MOS
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Equations du modèle niveau 1
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Modélisation des transistors MOS
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Modélisation par tableaux
n
n
n
un modèle MOS pour circuit RF est un tableau !
fonctionne par points mesurés et interpolation
ce n'est pas une bonne solution ...
tableau
précision
RF
simulation
SoC
efficacité
scalabilité
capacité
prédictive
+
-
-
-
-
+
+
+
+
modèle actuellement
compact insuffisant
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Modélisation des transistors MOS
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BSIM
n
formulation unique pour IDS, Rout (pas de discontinuités)
– de faible à forte inversion
– de saturation à linéaire
n
pour chaque paramètre process P, trois paramètres pour
chaque effet :
– valeur nominale P0
– correction pour la longueur PL
– correction pour la largeur PW
P = P0 +
n
n
P0
P0
+
Lr − DL Wr − DW
scalable (paramètrage prédictif)
modèle des capacités adapté aux dimensions
submicroniques
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Modélisation des transistors MOS
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19
Expression unifiée
I ds =
I ds 0
I ds 0
R I
1 + ds ds 0
Vdseff
 Vds − Vdseff
1 +
VA

 Vds − Vdseff
1 +
V ASCBE






Vdseff
Vdseff
Weff µ eff CoxVgsteff 1 − Abulk

2(Vgsteff + 2Vt ) 

=
Leff (1 + Vdseff Esat Leff )
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Modélisation des transistors MOS
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Autres modèles
n
n
n
EKV (EPFL)
MOS9 (Philips)
Références :
– Y. Tsividis, "Operation and Modeling of the MOS transistor",
McGraw-Hill 1999 (2nd Ed.)
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Modélisation des transistors MOS
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