virtualisation et systeme embarque scheduler fpga

VIRTUALISATION ET SYSTEME EMBARQUE
SCHEDULER FPGA
CONTEXTE
Le gain en performance des nouvelles générations de processeur et l’opportunité de factoriser les
ressources matérielles au sein de nouvelles architectures définissent de nouvelles perspectives pour les
constructeurs de plateformes embarquées dont les applications peuvent répondre à des caractéristiques très
diversifiées (Smartphones, Notebooks, Calculateurs sécuritaire de contrôle / supervision, temps réel,
multimédia, sécuritaire…).
Cette course permanente à l’innovation des architectures embarquées est dynamisée par l’émergence des
composants logiciels « Hyperviseur ». En effet, l’ « Hyperviseur » constitue une plateforme logicielle de
virtualisation qui permet à plusieurs systèmes d’exploitation de fonctionner sur une même architecture
matérielle en même temps. Il doit satisfaire à l’exécution d’applications aux caractéristiques très diversifiées.
Aussi, des principes de séparation de contextes, de partage de ressources, de communication transverse
sont implémentés avec le maintien d’une performance optimale et d’un scheduling adapté des traitements.
Dans ce contexte, NOVASYS Ingénierie souhaite d’une part mettre en œuvre une solution originale de
scheduling, fondée sur l’utilisation d’un composant externe de type FPGA et permettant d’assurer une
supervision matérielle indépendante de l’activité des traitements contextuelles, et d’autre part appréhender
les fonctionnalités, les performances et les domaines d’utilisation d’un tel concept.
Le stagiaire devra être force de proposition et de créativité pour le projet confié. Il consolidera sa compétence
et fera valoir ces travaux au sein de l’équipe technique qui lui apportera encadrement et support.
SUJET ET MISSIONS DU STAGE
Le stage se déroulera en plusieurs étapes :
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Effectuer une étude sur l’émergence des « Hyperviseurs » dans le domaine des systèmes embarqués
S’initier à l’utilisation d’un « Hyperviseur » de référence (micro-noyau L4, WindRiver, SysGo, …)
Sélectionner et installer une plateforme matérielle d’évaluation pour mettre en œuvre un « Hyperviseur »
pour la virtualisation de plusieurs contextes concurrents de type Linux ou μC/OS II
Identifier et déporter les mécanismes de scheduling de l’hyperviseur sur un agent FPGA externe.
Etudier différents algorithmes de scheduling : HPI, EDF, SJF, RAVENSCAR, ….
Etablir des relevés de performance afin d’étudier les caractéristiques de latence, over head, préemptivité,
sureté de fonctionnement de telle architecture
Décliner les algorithmes de scheduling, les confronter aux normes sécuritaires en vigueur DO178,
EN50xxx, …
PROFIL
Ingénieur en fin d’études, vous possédez de solides compétences en architecture SOPC, logicielles bas
niveau, système d’exploitation et développement d’algorithmes: VHDL, FPGA, Bus de communication,
Systèmes Distribués, Multi-cœur, C, Asm
Stage de fin d’études d’une durée de 6 mois conduit en association d’un 2eme stage orienté « Framework ».
Merci de bien vouloir adresser vos candidatures à NOVASYS Ingénierie
2, rue du Docteur lombard – 92441 Issy les Moulineaux
TEL : 01 45 29 06 06 FAX : 01 45 29 25 00 E-mail : [email protected]
http://www.novasys-ingenierie.com
Siège social : 2, Rue du Docteur Lombard 92441 Issy-les-Moulineaux Cedex - France
Tél. : 01 45 29 06 06  Fax : 01 45 29 25 00  Email: [email protected]  web : www.novasys-ingenierie.com
SA au capital de 150 000 €  RCS NANTERRE B 498 960 467  Société du Groupe Pacte Novation
« Le stage porte effectivement sur "logiciel couche basse" proche de l’"électronique". Quant à la partie OS,
elle est distribuée entre cœur CPU et FPGA et met œuvre un bus de communication interne.
Dans ce sens, il ne s’agit pas de développer de l’électronique mais de la comprendre et de l’utiliser comme
dans tout développement embarqué et enfoui.
Dans notre cas, l’électronique concernée est un Zynq, alliant au sein d’un gros FPGA, 2 cœurs Arm Cortex
A9 et des extensions programmables.
Notre propos est d’utiliser efficacement l’architecture disponible pour implanter les traitements (informatique /
programmation / logique) en utilisant au mieux les ressources matérielles prédéfinies. Il s’agit donc bien de
développements informatiques.
Le stage « Hyperviseur scheduler » concerne précisément la mise en œuvre des services d’ordonnancement
de Hyperviseur, déportés en tant qu’IP module sur FPGA. La compréhension de l’Hyperviseur est
nécessaire, son organisation en micronoyaux et le détourage de sa partie ordonnanceur. Celui-ci sera
envisagé selon plusieurs stratégies EDF, HPF, LLF, Ravenscar. Il sera implanté pour partie sur FPGA pour
assurer une indépendance matérielle pour la supervision et l’élection des traitements (absence de famine,
maitrise de quota, …) et s’interfacera avec le Framework Hyperviseur logé sur cœur Arm. »
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