Architecture des Ordinateurs

Microprocesseur : Famille i86
Année
Nom
Transistors
Largeur
pistes
Largeur
bus
Horloge
Adressage
1971
4004
2300
10µm
4 bits
108kHz
640octets
1978
8086
29000
3µm
16 bits
8MHz
1Mo
1981
80286
134000
1.5µm
16 bits
6 à 12MHz
16Mo
1985
386
275500
1.5µm
32 bits
16 à 40 MHz
4Go
1989
486
1.2M
1 µm
32 bits
25 à 100MHz
4Go
1993
Pentium
3.1M
0.8µm
64 bits
60 à 220MHz
4Go
1997
Pentium II
7.5M
0.25µm
64 bits
450MHz
64Go
1999
Pentium III
9.5M
0.25µm
64 bits
600MHz
64Go
2004
Pentium IV
55M
0,13µm
64 bits
3.6Ghz
64Go
ED2004
Architecture des Ordinateurs
115
Microprocesseur : comparaisons
Ref. PC Expert Novembre 2003
ED2004
Architecture des Ordinateurs
116
Microprocesseur : Famille i86
Transistors
109
Loi de Moore
« les performances d'un microprocesseur
doublent tous les 18 mois »
108
Pentium III, Merced
107
Pentium Pro
106
80486
80286
105
104
103
80386
8086
8080
4004
1970
ED2004
Pentium
75
80
85
90
Architecture des Ordinateurs
95 2000
05
117
Microprocesseur : Le Pentium
Les chiffres :





ED2004
Fréquence de travail : 60Mhz à 3Ghz aujourd’hui
Définition des traits : de 0.8µm à 0.13µm
Nombre de transistors : de 1 millions à environ 50
millions
Bus de données de 64 bits avec des registres
internes de 32 bits
Alimentation : 5v à 1.5v
Architecture des Ordinateurs
118
Pentium : Comprendre l’évolution
1978 : le 8086 est cadencé par une horloge de
8Mhz. Un cycle machine s’effectue en 4 cycles
d’horloge soit 500ns : DRAM et ROM de l’époque
conviennent.
La vitesse des processeurs augmentant, la
mémoire devient un goulet d’étranglement.


Solution :
On incorpore dans le processeur :
 Un préchargeur d’instruction
 Une file d’anticipation
ED2004
Architecture des Ordinateurs
119
Pentium : Préchargeur


La prochaine instruction à exécuter est probablement la
suivante dans la mémoire.
Pendant qu’une instruction est traitée, le préchargeur
récupère donc les suivantes dans la mémoire centrale et les
place dans la file d’attente
Deux cas se présentent :
L’instruction suivante dans
la file d’attente est la bonne
et le CPU est donc servi
immédiatement
 Sinon, la file d’attente est
vidée.

ED2004
Processeur
Taille de la file
d’anticipation
8086
6 octets
80286
6 Octets
80386
16 Octets
80486
32 Octets
Pentium
2*64 Octets
Architecture des Ordinateurs
120
Pentium : Cache Mémoire Externe

La fréquence des bus atteignant 25MHz, les accès
DRAM nécessitent un ou plusieurs temps d’attente
La réalisation de la mémoire centrale en SRAM n’est pas
envisageable :




10x plus chère que la DRAM
Plus encombrante
Consomme plus
Dissipe plus de chaleur
Solution : un cache externe entre CPU et DRAM
ED2004
Architecture des Ordinateurs
121
Pentium : Cache Mémoire Externe
Avantages


Réduction du nombre d'accès à la mémoire centrale
Accès mémoire sans temps d’attente entre processeur
et cache
CPU
ED2004
Mémoire
Cache
Architecture des Ordinateurs
Mémoire
Centrale
122
Pentium : Cache Mémoire Interne
Inconvénients


Chaque requête au cache nécessite un accès bus
(sans temps d’attente)
Le bus devient le goulet d’étranglement.
Solution : un cache interne au CPU


ED2004
Les temps d'accès internes sont plus courts
Les bus externes sont libérés
Architecture des Ordinateurs
123
Pentium : Cache Mémoire Interne
Jusqu’au 486, le cache interne est commun aux
données et aux instructions d’où compétition
pour l’occupation du cache

Solution : deux caches internes

ED2004
Le Pentium utilise des caches de données et
d’instructions séparés.
Architecture des Ordinateurs
124
Pentium : Pipeline
Depuis le 8086, la structure interne des processeurs est
constituée de deux parties principales :


L’unité d’exécution : traitement des fonctions
arithmétiques et logiques
L’unité d’interface bus : stockage par anticipation de
6 octets d’instructions dans une file d’attente
Accélération du traitement des instructions

Le traitement des instructions s’effectue par une
structure « pipeline » qui permet le traitement de
plusieurs instructions à la fois
ED2004
Architecture des Ordinateurs
125
Pentium : Pipeline
Fonctionnement d’un pipeline


Il s’agit de découper l’instruction en micro-opérations
de durées fixes : chargement, décodage,
exécution, rangement
Chaque micro-opération est traitée séparément
Cas du Pentium :





Chargement de l’instruction : prefetch
Décodage de l’instruction : decode
Génération des adresses : adresse generate
Exécution : execute
Réécriture différée du résultat : result write back
ED2004
Architecture des Ordinateurs
126
Pentium : Pipeline
Performances
 Le pipeline parvient à traiter jusqu’à 5 instruction à la fois
Inconvénients

En cas de branchement

Instruction qui attend le résultat d’une autre
Chargement

Décodage
Adressage
Exécution
Rangement
Chargement
Décodage
Adressage
Exécution
Rangement
Chargement
Décodage
Adressage
Exécution
Rangement
Chargement
Décodage
Adressage
Exécution
Rangement
Chargement
Décodage
Adressage
Exécution
Rangement
Pourquoi ne pas augmenter le nombre de pipelines et donc d’unité de traitement
: c’est l’architecture superscalaire
ED2004
Architecture des Ordinateurs
127
Pentium : Structure interne
Architecture
interne du 8086
• Les registres sont
de 16 bits
• Certains sont
accessibles en 8 et
16 bits
ED2004
Architecture des Ordinateurs
128
Pentium : Structure interne
64
bits
Cache
instruction
8ko
Branchement
prédictif
256 bits
Buffers de
prérecherche
Bus
externe
Architecture
interne du
Pentium
ED2004
UAL
entiers
UAL
entiers
Jeu de registres
Unité
virgule
flottante
Cache
données
8ko
Architecture des Ordinateurs
129