DEVOIR 3 (Noté sur 5 points)

NFA004 HTT – TO
2009-2010
DEVOIR 3 (Noté sur 5 points)
Exercice 1
(2 points)
On considère une machine admettant 8 niveaux d’interruptions matérielles numérotées de 0 à
7, le niveau d’interruptions 0 étant le plus prioritaire et le niveau 7 le moins prioritaire. Le
processeur dispose de deux broches, une broche INT sur laquelle lui parvient le signal
d’interruption, une broche INTA avec laquelle il acquitte les interruptions. Les 8 niveaux
d’interruptions sont gérés par un contrôleur d’interruptions.
Question 1
(0,5 point)
A l’instant 0, le contrôleur d’interruption reçoit les interruptions 2, 5, 4, 6. Quelle interruption
est délivrée au processeur ? Que fait le processeur ?
Question 2
(0,5 point)
Durant le traitement par le processeur de l’interruption délivrée selon vous à la question 1, le
contrôleur reçoit l’interruption 1. Que se passe-t-il ? Aucune autre interruption n’est délivrée
au contrôleur. Donnez l’ordre de service de ces interruptions par le processeur.
Question 3
(1 point)
Lorsque le processeur prend en compte l’interruption qui lui est délivrée à la question 1, le
compteur ordinal CO contient la valeur 400, qui est l’adresse en mémoire centrale de la
prochaine instruction à exécuter pour le programme en cours. Lorsque le processeur prend en
compte l’interruption 1 de la question 2, le compteur ordinal CO contient la valeur 145, qui
est l’adresse en mémoire centrale de la prochaine instruction à exécuter pour le programme en
cours.
La table des vecteurs d’interruptions du processeur est la suivante :
Numéro IRQ
Adresse de la routine à
exécuter en mémoire centrale
100
120
140
160
180
200
220
240
0
1
2
3
4
5
6
7
Les adresses en mémoire centrale sont les adresses des mots mémoire ; l’incrémentation du
CO, l’incrémentation ou la décrémentation du RSP s’effectue par pas de 1.
En reprenant l’ordre de service des interruptions par le processeur tel que vous le donnez en
réponse à la question 2, donnez l’évolution du registre CO, du registre RSP et de la pile.
Vous adopterez la convention suivante :
(RSP -> 1002), PILE : (1000 -> 200, 1001 -> 400), (CO->400), qui signifie :
RSP
1002
1001
1000
CO
400
200
pile
400
NFA004 HTT – TO
2009-2010
Exercice 2
(1,5 points)
Soit une mémoire centrale adressable par octets de 256 Mmots de 32 bits. On désire réaliser
une mémoire-cache pour améliorer les performances du processeur disposant de cette
mémoire centrale. Pour cela on lui ajoute un dispositif de mémoire cache à correspondance
directe travaillant par blocs de 16 mots de 32 bits et de capacité utile égale à 128 Ko. Quelle
est la taille réelle de ce cache à correspondance directe ?
Exercice 3
(1,5 points)
On considère un cache mixte de degré d’associativité égal à 2. Chaque voie du cache
comporte 4 entrées, contenant un bloc de données utiles de 16 octets. Les adresses en
mémoire centrale sont sur 8 bits.
Question 1. Quelle est la taille de l’étiquette ?
Question 2. On considère la chaîne de référence aux octets de la mémoire centrale du
processeur suivante :
Adresse octet donnée en base 16 :
0F
42
17
6A
A9
84
CA
68
E1
5A
08
Complétez le schéma ci-dessous qui représente les entrées du répertoire des deux voies du
cache, en notant pour chaque référence du processeur à un octet les valeurs des étiquettes
stockées dans celles-ci. Vous noterez les défauts et les succès et entourerez les cas de défaut
par collisions.
La politique de remplacement de ligne mise en place sur ce cache st une politique FIFO.
Accès
cpu
VOIE 1
Entrée 0
Entrée 1
Entrée 2
Entrée 3
VOIE 2
Entrée 0
Entrée 1
Entrée 2
Entrée 3
0F
42
17
6A
A9
84
CA
68
E1
5A
08