digital works

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Département informatique
IUT de Lens — Université d’Artois
Projet d’Archi
Réalisation d’un mini-processeur 4 bits
Copyright © 2007 : Vanneufville Mickaël — Salim Fadi — Legrand Yoann — Froger Yohann
1
1ère année
2006-2007
Table des matières
Table des matières
Présentation du Projet
1ère année
2006-2007
Projet d’Archi
3
1ère Partie : Réalisation de l’UAL
Réalisation de l’additionneur 1 bit
4
Réalisation de l’additionneur
4 bits à propagation de retenue
5
Table des matières
Réalisation d’un convertisseur pour 10
afficher les nombres signés
Autre circuit possible
Réalisation d’un convertisseur pour 11
afficher le résultat de l’opération
3ème Partie : Ajout d’un compteur
Réalisation complète du circuit de
simulation
Réalisation d’un compteur
synchrone à 4 cycles en utilisant
des Bascules D
17
Ajout du compteur au circuit de
simulation (2ème Partie)
18
Fin
19
ème
12
Réalisation de
l’additionneur-soustracteur 4 bits
6
2
Réalisation d’un multiplexeur
4 -> 1
7
Réalisation d’une Bascule D
Réalisation du ET logique et du
OU logique.
8
Réalisation d’un registre 4 bits avec 14
des Bascules D
Réalisation simple du circuit avec
des interrupteurs
9
Ajout de Bascules D au circuit de
simulation (1ère Partie)
Partie : Ajout d’un registre
13
15
2
16
Projet d’Archi
Présentation du Projet
Le but du projet est de réaliser un mini-processeur capable de traiter des données codées sur 4 bits avec le logiciel Digital Works
(Nous utiliserons cependant Multisim, mieux maitrisé par certaines personne de ce groupe).
La structure d’un tel processeur est représenté sur la figure 1.
FIG. 1— Structure interne d’un processeur.
Ce logo vous indique que le circuit correspondant au schéma est disponible.
Le nom du fichier ce trouvera ci-contre et sera à ouvrir avec Multisim 8.
3
1ère année
2006-2007
1ère année
2006-2007
Projet d’Archi
Réalisation de l’additionneur 1 bit
Table de vérité et tableau de Carneau :
Schéma d l’additionneur 1 bit :
A
B
Re
S
Rs
S
B.Re
B.Re
B.Re
B.Re
0
0
0
0
0
A
0
1
0
1
0
0
1
1
0
A
1
0
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
S = Re ⊕ ( A ⊕ B )
Rs
B.Re
B.Re
B.Re
B.Re
A
0
0
1
0
1
A
0
1
1
1
1
Rs = Re.( A ⊕ B ) + A.B
ADD1BIT.ms8
4
Projet d’Archi
Réalisation de l’additionneur 4 bits à propagation de retenue
Schéma de l’additionneur 4 bits :
ADD4BITS.ms8
5
1ère année
2006-2007
Projet d’Archi
Réalisation de l’additionneur-soustracteur 4 bits
Schéma l’additionneur-soustracteur 4 bits :
ADD_SOUST_4BITS.ms8
6
1ère année
2006-2007
Projet d’Archi
Réalisation d’un multiplexeur 4 -> 1
Schéma du multiplexeur 4 -> 1 :
MUX.ms8
7
1ère année
2006-2007
1ère année
2006-2007
Projet d’Archi
Réalisation du ET logique.
Réalisation du OU logique.
Schéma du ET logique :
Schéma du OU logique :
AND.ms8
OR.ms8
8
Projet d’Archi
Réalisation simple du circuit avec des interrupteurs
Schéma du circuit :
ADD_SOUST_4BITS_MUX.ms8
9
1ère année
2006-2007
Projet d’Archi
Réalisation d’un convertisseur pour afficher les nombres signés
Schéma du convertisseur pour afficher les nombres signés :
CONVERT_SIN_AFFICHAGEHEX_2.ms8
10
1ère année
2006-2007
Projet d’Archi
Réalisation d’un convertisseur pour afficher le résultat de l’opération
Schéma du convertisseur pour
afficher le résultat de l’opération :
CONVERT_SIN_AFFICHAGEHEX_SUM_2.ms8
11
1ère année
2006-2007
Projet d’Archi
ADD_SOUST_4BITS_SIN_MUX_simulation.ms8
12
1ère année
2006-2007
Projet d’Archi
2ème Partie : Ajout d’un registre
Réalisation d’une Bascule D
Schéma d’une Bascule D :
BASCULE_D.ms8
13
1ère année
2006-2007
Projet d’Archi
1ère année
2006-2007
2ème Partie : Ajout d’un registre
Réalisation d’un registre 4 bits Première méthode à la réalisation d’un registre 4 bits avec un décalage de la valeur 1bit de l’entrée D d’une bascule
à l’autre à chaque impulsion sur l’entrée H.
avec des Bascules D
Schéma :
Deuxième méthode à la réalisation d’un registre 4 bits avec une mémorisation de chaque valeur 1bit de l’entrée D sur 4 bascules à chaque impulsion sur l’entrée H. Il suffit d’un ajouter plusieurs à la suite avec H en commun pour effectuer un décalage. Nous retiendrons ce schéma pour tester
l’intégration d’une mémorisation des 2 nombres entrées dans le circuit de simulation. Cependant nous utiliserons le registre 4bits intégré au logiciel
identique mais beaucoup plus rapide.
Schéma :
REG_4_Bits.ms8
REG_4_Bits_2.ms8
14
1ère année
2006-2007
Projet d’Archi
15
ADD_SOUST_4BITS_SIN_MUX_REG_simulation.ms8
1ère année
2006-2007
Projet d’Archi
16
ADD_SOUST_4BITS_SIN_MUX_REG_2_simulation.ms8
1ère année
2006-2007
Projet d’Archi
3ème Partie : Ajout d’un compteur
Réalisation d’un compteur
Table de vérité et tableau de Carneau :
q1
q0
Q1
Q0
D1
D0
0
0
0
1
0
1
0
1
1
0
1
0
1
0
1
1
1
1
1
1
0
0
0
0
Schéma du compteur :
Schéma ci-dessous équivalent avec les bascules D intégrées au logiciel.
Nous utiliseront celui-ci suite à la lenteur du logiciels avec le schéma ci-dessus.
D1 = q0 ⊕ q1
D0 = q0
Compteur2.ms8
Compteur.ms8
17
1ère année
2006-2007
Projet d’Archi
18
ADD_SOUST_4BITS_SIN_MUX_REG_COMPT_simulation.ms8
Projet d’Archi
19
1ère année
2006-2007

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