Proposition de Thèse avec financement CIFRE (ST/CEA

Proposition de Thèse avec financement CIFRE (ST/CEA-Léti)
Etude de la filière 3D monolithique en vue d’une optimisation multicritère de
circuits (performance/ surface/ complexité) sur les nœuds 14nm et sub-14nm
Contexte :
Pour des besoins en performance des circuits intégrés et en densité d’intégration (nombre de fonctions
logiques par unité de surface), la réduction des dimensions des transistors et des lignes
d’interconnections a été une solution très largement utilisée par les fabricants de semi-conducteur sur
les nœuds technologiques avancés. Cependant, nous constatons que depuis quelles années, ces
fabricants rencontrent de grosses difficultés à fournir des filières avancées permettant un gain notable
en performance (consommation et vitesse) et en densité d’intégration. Ainsi, nous avons pu voir
l’introduction de nouvelles architectures de transistor comme les FinFET/trigate de chez Intel ou la filière
FDSOI de chez ST Microelectronics.
Aujourd’hui, les nœuds les plus avancés ont un espacement entre 2 contacts de grille de 90nm. Il faudra
encore réduire cet espacement de 2 d’ici 4ans. Les problématiques d’intégration dense sont telle qu’on
imagine rapidement avoir besoin d’intégration en 3 dimensions. Autrement dit, l’idée est d’empiler
plusieurs niveaux de transistors afin de gagner en densité de fonctions par surface de circuit sans pour
autant réduire la taille des transistors.
Objectif
L’objectif de cette thèse est de définir les stratégies d’intégrations les plus pertinentes pour optimiser
l’intégration 3D séquentielle par rapport à une intégration planaire. La densité, le coût et les
performances des circuits devront être pris en compte. La comparaison des stratégies sera faite via une
analyse de type PPA (Performance Power Area) sur des chemins critiques du type processeur.
Les choix d’intégration possibles sont les suivants:
• Option de partitionnement: partitionnement à l’échelle des cellules standards (empilement de
transistors nMOS au-dessus de transistors pMOS ou vice versa), avec extension vers
l’empilement de cellules standards sur d’autres cellules standard (CMOS sur CMOS).
• Intégration de lignes métalliques inter-niveaux. L’intégration de lignes métalliques en tungstène
apparait dans nos premières études comme indispensable. Il manque cependant des
informations sur le nombre de niveaux métalliques à intégrer, sur les caractéristiques de ces
lignes (matériaux métal et oxyde, dimensions des lignes) et sur les procédés nécessaires à leurs
réalisation (procédé CMP par exemple).
• Options multi Vt. Une réflexion sur les moyens d’adapter les tensions de seuil des transistors des
différents niveaux est nécessaire. Dans le cas de l’architecture FDSOI, une intégration d’un
niveau ground plane sur le niveau supérieur semble la plus pertinente. Les matériaux et
dimensions de ces ground planes ainsi que le procédé de fabrication est entièrement à
développer.
• Nouveaux dispositifs. Il serait envisageable de réduire considérablement l’épaisseur de l’oxyde
entre le plan de masse et le canal des transistors du haut de manière à tendre vers un
fonctionnement de type double grille. Ce dispositif pourrait avoir de nombreux intérêts au
niveau de la conception des cellules standards. Une partie de du travail de thèse consistera à
évaluer ces intérêts.
•
Stratégie de contact. Pour atteindre les densités des nœuds sub-14nm, l’intégration de précontacts auto-alignés doit être réalisée pour chaque niveau de transistors planaires. La liaison
entre les pré-contacts peut être faite avec des contacts chevauchant ou traversant. Un
dimensionnement de l’oxyde inter niveau pour minimiser le rapport de forme du contact tout en
trouvant des solutions pour découpler électriquement les deux niveaux de transistors est
nécessaire.
En résumé :
Le travail du candidat consistera se divisera en deux thématiques :
1- Accompagner les développements technologiques des différentes briques précitées à travers la
définition de spécifications
2- Evaluer leurs pertinences d’un point de vue performance et fonctionnalité de circuit. Les études
technologiques permettront de définir des manuels de règle de dessin et d’appréhender les
difficultés technologiques des différentes options d’intégration. Cette méthodologie permettra
au candidat, au terme de la thèse, de statuer sur la / les intégrations offrant les meilleurs
compromis performance /complexité de l’intégration.
Encadrement ST Microelectronics :
Bertrand Borot
Tel : 04. 38. 92. 33. 98
Email : [email protected]
Encadrement CEA-Léti :
Olivier Rozeau
Tel : 04. 38. 78. 64. 38
Email : [email protected]